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verilog问题

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jlgcumt|  楼主 | 2012-11-14 17:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo
verilog,我在一个文件中的一个模块修改一个变量，然后 在另一个文件中的模块使用这个变量，怎么实现？

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沙发
GoldSunMonkey| | 2012-11-14 18:41 | 只看该作者
关键是怎么传递，你为什么不举个例子呢？

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板凳
jlgcumt|  楼主 | 2012-11-14 20:07 | 只看该作者
2# GoldSunMonkey 我通过接口传递就行了，结贴了！

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