请问这个时序verilog如何实现

登录 · 发表于 2012-11-15 17:10

请问这个时序用verilog如何实现？
要求T_delay越小越好，可以为0.
T_dead为50 - 100ns
严格要求Ton_IN = Ton_HG
时钟输入为100Mhz。不能再倍频了。
小弟谢谢各位了

发表于 2012-11-15 20:36

这个算什么呢？

发表于 2012-11-16 10:36

我考虑主要是IN的信号不确定，因为总时钟是100Mhz，所以对于FPGA来说小于10ns的信号无法辨别

发表于 2012-11-16 21:53

哦。有点意思。

发表于 2012-11-16 23:23

等大牛来关注解决，留下脚印

发表于 2012-11-17 15:55

等大牛来关注解决，留下脚印
Djerly 发表于 2012-11-16 23:23

没心气了。

发表于 2012-11-17 16:14

不会

发表于 2012-11-23 21:45

我是菜鸟，对三个信号利用时钟信号，分别产生，或利用状态机分别尝试三个信号

发表于 2012-11-23 21:46

我是菜鸟，对三个信号利用时钟信号，分别产生，或利用状态机分别尝试三个信号

发表于 2012-11-23 21:46

我是菜鸟，对三个信号利用时钟信号，分别产生，或利用状态机分别尝试三个信号

发表于 2012-11-24 20:27

这个不清楚哦。