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请问这个时序verilog如何实现

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楼主
laihama|  楼主 | 2012-11-15 17:10 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
verilog, 时序, AC, 时钟, 倍频
请问这个时序用verilog如何实现？
要求T_delay越小越好，可以为0.
T_dead为50 - 100ns
严格要求Ton_IN = Ton_HG
时钟输入为100Mhz。不能再倍频了。
小弟谢谢各位了

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沙发
xjsxjtu| | 2012-11-15 20:36 | 只看该作者
这个算什么呢？

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板凳
laihama|  楼主 | 2012-11-16 10:36 | 只看该作者
我考虑主要是IN的信号不确定，因为总时钟是100Mhz，所以对于FPGA来说小于10ns的信号无法辨别

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地板
xjsxjtu| | 2012-11-16 21:53 | 只看该作者
哦。有点意思。

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5楼
Djerly| | 2012-11-16 23:23 | 只看该作者
等大牛来关注解决，留下脚印

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6楼
星星之火红| | 2012-11-17 15:55 | 只看该作者
等大牛来关注解决，留下脚印
Djerly 发表于 2012-11-16 23:23
没心气了。

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7楼
wmsk| | 2012-11-17 16:14 | 只看该作者
不会

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8楼
shangwfa| | 2012-11-23 21:45 | 只看该作者
我是菜鸟，对三个信号利用时钟信号，分别产生，或利用状态机分别尝试三个信号

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9楼
shangwfa| | 2012-11-23 21:46 | 只看该作者
我是菜鸟，对三个信号利用时钟信号，分别产生，或利用状态机分别尝试三个信号

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10楼
shangwfa| | 2012-11-23 21:46 | 只看该作者
我是菜鸟，对三个信号利用时钟信号，分别产生，或利用状态机分别尝试三个信号

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11楼
xiao6666| | 2012-11-24 20:27 | 只看该作者
这个不清楚哦。

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