怎么用ise9.1i自动调用modelsim6.0进行vhdl仿真

只看该作者 · 2012-11-20 18:55

这个问题困扰好多天了程序没有问题生成的textbench文件也没有问题，在ISE华宁下自动调用modelsim进行仿真时，出现的仿真结果不是阶梯形的，而是所有的都为直线，求大侠帮助啊小弟谢过了

1万 · 2012-11-21 21:04

有没有时钟呢？

只看该作者 · 2012-11-22 13:49

这个没问题，结果有问题。代码贴出来看看就知道了

只看该作者 · 2012-12-4 17:14

GoldSunMonkey 发表于 2012-11-21 21:04
有没有时钟呢？

有啊但所有的还是直线

只看该作者 · 2012-12-4 17:17

nir 发表于 2012-11-22 13:49
这个没问题，结果有问题。代码贴出来看看就知道了

如果单独用modelsim软件仿真的话，能出来波形，我想问的是ISE软件与modelsim已经衔接好了，但不知为何输出波形还是直线，不知道是不是设置的问题还是怎么样。。。。纠结

只看该作者 · 2012-12-4 21:49

你把视图全局化下看看，代码没有问题的话，就是显示问题，没有看到全貌

1万 · 2012-12-4 22:17

怎么样了？

只看该作者 · 2012-12-5 13:44

那有可能你设置的运行时间不够哦，重新设置下。或在modelsim里设置下再运行一次看看。

1万 · 2012-12-5 22:19

nir 发表于 2012-12-5 13:44
那有可能你设置的运行时间不够哦，重新设置下。或在modelsim里设置下再运行一次看看。 ...

我觉得像没有时钟啊。

只看该作者 · 2012-12-6 07:52

仿真时，点的模块是什么？不要选被测试模块，需选testbench

只看该作者 · 2012-12-16 16:29

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.all;
USE ieee.numeric_std.ALL;

ENTITY tb_cnt6 IS
END tb_cnt6;

ARCHITECTURE behavior OF tb_cnt6 IS

-- Component Declaration for the Unit Under Test (UUT)

COMPONENT cnt6
PORT(
      clr : IN  std_logic;
      en : IN  std_logic;
      clc : IN  std_logic;
      q : OUT  std_logic_vector(2 downto 0)
      );
END COMPONENT;

--Inputs
signal clr : std_logic := '0';
signal en : std_logic := '0';
signal clc : std_logic := '0';

--Outputs
signal q : std_logic_vector(2 downto 0);
constant clk_period :time :=20 ns;
BEGIN

-- Instantiate the Unit Under Test (UUT)
uut: cnt6 PORT MAP (
      clr => clr,
      en => en,
      clc => clc,
      q => q
      );
  clk_gen:process
begin
wait for clk_period/2;
clc<='1';
wait for clk_period/2;
clc<='0';
  end process;

  clr_gen:process
  begin
clr<='0';
wait for 30 ns;
clr<='1';
wait;
  end process;

  en_gen:process
  begin
en<='0';
wait for 50ns;
en<='1';
wait;
  end process;

END;这个是六位计数器的测试文件没问题的，下面的图是ISE自动调用modesim软件的仿真结果