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如何把普通管脚约束到全局时钟网络上去？

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楼主
cuianbin|  楼主 | 2012-11-21 11:14 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
管脚, 网络, 时钟, AC, 信号
FPGA 要检测一个100Khz的时钟信号，把这个信号接到普通IO口上了（板子已经定型）看了下综合后的报告，这个时钟信号没有走全局时钟网络，我想把它约束到全局时钟网络上 应该怎么办？
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沙发
GoldSunMonkey| | 2012-11-21 21:04 | 只看该作者
那么办法了，只能看看能不能走一个时钟的东西，上到全局网络中。

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