亮点：
• 借助增强型HapsTrak 3 I/O连接器技术以及高速时域多路复用技术，使系统性能提升高达3倍
• 模块化系统架构可覆盖从1200万到1.44亿个专用集成电路门，以适用于从单个IP单元到处理器子系统再到完整SoC的各种规模的设计
• Synopsys Certify®软件中的新功能与HAPS灵活的互连架构相结合，将多FPGA分区的产能加速高达10倍
• 增强的UMR总线（Universal Multi-Resource Bus）带宽高达400MB/s，有助于提升纠错的能力，并与Synopsys的Virtualizer工具一起，提升混合原型验证的性能。
• 经过预先验证的Synopsys DesignWare® IP与HAPS系统一起可确保IP单元的高效集成和更早的软件开发
提供应用于芯片和电子系统加速创新的软件、知识产权（IP）及服务的全球性领先供应商新思科技公司（Synopsys, Inc.， 纳斯达克股票市场代码：SNPS）日前宣布：该公司推出其Synopsys HAPS®-70系列基于FPGA的原型验证系统，从而扩展了其HAPS产品线以应对系统级芯片（SoC）设计的不断增加的规模及复杂度。HAPS-70系统提供了紧密集成的原型验证软件和硬件，包括高速时域多路复用（HSTDM）技术，它与新的HapsTrak 3 I/O连接器相结合可提供比传统的连接器和引脚复用技术高出可达3倍的原型性能改进。此款新的原型系统利用了一个可扩展的架构以及最新一代的赛灵思Virtex-7 FPGA器件，以支持范围广泛的、各种大小的设计，其容量可从1200万到1.44亿个专用集成电路（ASIC）门。Virtex-7’s I/O bank和HapsTrak 3连接器之间的灵活性及匹配的引脚连接，使HAPS用户能够将I/O带宽用在最需要的地方，同时使未用管脚的数量减至最少。
了解多媒体新闻稿，请访问：
http://www.synopsys.com/Company/PressRoom/Pages/haps70-news-release.aspx
“Virtex-7 2000T FPGA的堆叠硅片互联技术可提供两百万个逻辑单元的容量以及12.5 Gb/s的串行收发器，使其可以理想地被用于需要大容量和高速I/O的ASIC原型，”赛灵思FPGA平台市场营销副总裁Tim Erjavec说道。“Synopsys的HAPS-70系列利用了Virtex-7 2000T FPGA增大的设计容量和I/O bank结构，提供了一种可以在FPGA内部和多个FPGA之间简化设计规划的系统，同时使HAPS-70可以扩展到支持数百万ASIC门的SoC设计。”
HAPS-70系统与一种智能原型验证软件环境集成在一起，可实现更快速地分区以及自动地为各种规模设计进行原型生成和纠错，包括从单个的IP单元和处理器子系统再到完整的SoC，从而简化了从RTL到可运行原型的途径。HAPS-70系统的模块化架构使工程师能够使用通用的原型环境来进行IP和SoC软件开发、软/硬件集成和系统验证，从而减少了不同项目间的重复工作量。Synopsys的Certify多FPGA原型验证软件的全新“HAPS感知”功能借助正在申请专利的算法可将原型验证生产力提高10倍，该功能自动进行逻辑分区和现场硬件查询，与手动的分区方法相比简化了系统的形成。此款新的原型验证系统还支持HAPS深度追踪纠错（HAPS Deep Trace Debug）功能以实现更高的纠错效率，与FPGA片上型逻辑纠错器上使用的传统存储器相比，存储容量提升了将近100倍。
为了实现更容易的系统验证和软件开发，诸如USB 3.0、PCI Express®和HDMI 那样的DesignWare接口IP都在HAPS系统上已经进行了验证。凭借在HAPS系统上经过预先验证的DesignWare IP以及用于通用IP协议的子卡的丰富可选性，设计师可以在产品开发周期中能够更早地着手软件开发，并且减少了IP集成的工作量。
“Synopsys 的HAPS基于FPGA的原型验证解决方案，在加速我们的硬件/软件验证以及提高我们的原型验证产能方面，对Mindspeed起到了不可估量的作用，”敏迅科技（Mindspeed Technologies）公司VLSI Core Engineering执行总监Surinder Dhaliwal说道。“由于我们在不断地开发基础设施产品解决方案，因此我们很高兴Synopsys已经针对像我们产品那样更大规模、更复杂设计加强了其基于FPGA的原型验证系列，使它们具有更高性能、更大容量以及改善的纠错可见度。”
Synopsys的针对HAPS-70系统的UMRBus功能已被加强，可支持高达400 MB/s的带宽。UMRBus在HAPS-70系统和Synopsys的基于Virtualizer的虚拟原型之间提供了无缝连接，为早期的软件开发和软/硬件集成创造了一个集成化混合原型验证环境。UMRBus还可提供远程访问，通用的C++/TCL编程接口， 与Synopsys的VCS®功能验证解决方案一起进行co-simulation, 该 co-simulation 使层次化的模块级启动与纠错成为可能，UMRBUS的这些特性使HAPS-70系统可以更早地被纳入到设计流程。
“日益增长的设计规模、软件复杂度和尽可能早的软件开发都成为了SoC原型设计师的关键挑战，” Synopsys IP与系统市场营销副总裁John Koeter说道。“通过提供业界领先的、基于 FPGA的原型容量和性能，以及借助智能分区和纠错工具，HAPS-70系统所扩展的功能进一步缩短了软件开发和软/硬件集成的时间。通过发挥我们全面的硬件、软件和IP技术领先性，设计师们在验证他们最大规模的芯片设计时会立显成效。”
供货&资源
HAPS-70基于FPGA的原型验证系统现已可向早期采用者提供9种型号的产品系列，容量从1200万到1.44亿个ASIC门：HAPS-70 S12、HAPS-70 S24、HAPS-70 S36、HAPS-70 S48、HAPS-70 S60、HAPS-70 S72、HAPS-70 S96、HAPS-70 S120和HAPS-70 S144，其中S是指可支持的ASIC门数。
了解更多关于HAPS-70: http://www.synopsys.com/haps70.
o 混合原型设计：http://www.synopsys.com/Systems/fpga_hybrid
o HAPS纠错：http://www.synopsys.com/Systems/HAPS_DTD
o 基于FPGA的原型验证方法指南：http://www.synopsys.com/Systems/FPMM
o 基于FPGA的原型验证博客：http://blogs.synopsys.com/breakingthethreelaws/
HAPS-70基于FPGA的原型解决方案将参加“2012嵌入式技术/电子设计解决方案展览会”：Synopsys将在嵌入式技术/电子设计解决方案展览会上展示其运行于HAPS-70硬件上的最新基于FPGA的原型验证解决方案，展位号：# D-35。ET / EDS展览会于2012年11月14日-16日在日本横滨举办。更多关于Synopsys参加2012 ET / EDS展览会信息请访问：http://www.jasa.or.jp/et/ET2012/english/index.html |
楼主
标题置顶
标题高亮
