如何用generate for例化多个相同模块

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 楼主| yangjia880313 发表于 2012-11-23 15:21 | 显示全部楼层 |阅读模式
写了一个滤波器用了很多乘法器和加法器,想用generate for实现例化可是没有成功,generate for怎样例化多个相同模块,请各位多帮助。(加法器子模块的名称为add,位宽16,例化32次)
module add_generate(
input clk,
input [15:0] a[31:0],
input [15:0] b[31:0],
output [15:0] sum[31:0]);

//parameter N=32;
genvar i;
generate for(i=0;i<32;i=i+1)
begin :add_loop
add add_inst(.clk(clk),.a(a[i]),.b(b[i]),.ce(1'b1),.s(sum[i]));
end
endgenerate
endmodule
星星之火红 发表于 2012-11-23 20:35 | 显示全部楼层
不要用for语句。
GoldSunMonkey 发表于 2012-11-23 20:57 | 显示全部楼层
是,不要随便使用for
在VHDL或者Verilog里面。
 楼主| yangjia880313 发表于 2012-11-26 09:35 | 显示全部楼层
那请问一下,怎么可以方便的例化很多相同的模块,用function还有是有更好的方法?
feihong777 发表于 2012-11-26 11:49 | 显示全部楼层
一个个?
GoldSunMonkey 发表于 2012-11-26 20:15 | 显示全部楼层
我没用过简化方法,帮不了你。不好意思。
ygpygp1234 发表于 2020-7-16 08:34 | 显示全部楼层
楼竹在综合的时候出问题了吗?综合器报的什么错?
这里有例子https://www.cnblogs.com/YangGuangPu/p/12721530.html
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