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求助spartan 6 OSERDES模块问题

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weiwenty|  楼主 | 2012-11-26 10:32 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
下面是从MIG 核复制的代码及仿真波形,按照OSERDES使用手册,ioclk0在pll_ce_0为高时采到dqsIO_w_en_90_n,dqsIO_w_en_90_p的是0、1,为什么dqsp_tp应该输出0、1,但仿真结果却是0、0呢?
OSERDES2 #(
  .BYPASS_GCLK_FF ("TRUE"),
  .DATA_RATE_OQ  ("SDR"),         // SDR, DDR      | Data Rate setting
  .DATA_RATE_OT  ("SDR"),         // SDR, DDR, BUF | Tristate Rate setting.
  .OUTPUT_MODE   ("SINGLE_ENDED"),          // SINGLE_ENDED, DIFFERENTIAL
  .SERDES_MODE   ("MASTER"),          // MASTER, SLAVE
  .DATA_WIDTH    (2)           // {1..8}
) oserdes2_dqsp_0
(
  .OQ       (dqsp_oq),
  .SHIFTOUT1(),
  .SHIFTOUT2(),
  .SHIFTOUT3(),
  .SHIFTOUT4(),
  .TQ       (dqsp_tq),
  .CLK0     (ioclk0),
  .CLK1(1'b0),
  .CLKDIV(1'b0),
  .D1       (1'b0),
  .D2       (1'b1),
  .D3(1'b0),
  .D4(1'b0),
  .IOCE     (pll_ce_0),
  .OCE      (1'b1),
  .RST      (int_sys_rst),
  .SHIFTIN1(1'b0),
  .SHIFTIN2(1'b0),
  .SHIFTIN3 (1'b0),
  .SHIFTIN4 (1'b0),
  .T1       (dqsIO_w_en_90_n),
  .T2       (dqsIO_w_en_90_p),
  .T3(1'b0),
  .T4(1'b0),
  .TCE      (1'b1),
  .TRAIN    (1'b0)
);

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沙发
星星之火红| | 2012-11-26 11:28 | 只看该作者
没有感觉到错误。

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板凳
weiwenty|  楼主 | 2012-11-27 10:26 | 只看该作者
能否帮忙解答一下,我的理解是当ioclk0上升沿且pll_ce_0为高时,将dqsIO_w_en_90_n、dqsIO_w_en_90_p锁存,下一个时钟周期先后输出dqsIO_w_en_90_n、dqsIO_w_en_90_p。仿真图中,当ioclk0上升沿且pll_ce_0为高时,dqsIO_w_en_90_n、dqsIO_w_en_90_p分别是0、1,但为什么dqsp_tp输出的是0、0呢?理解错了? 2# 星星之火红

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地板
GoldSunMonkey| | 2012-11-27 13:47 | 只看该作者
能否帮忙解答一下,我的理解是当ioclk0上升沿且pll_ce_0为高时,将dqsIO_w_en_90_n、dqsIO_w_en_90_p锁存,下一个时钟周期先后输出dqsIO_w_en_90_n、dqsIO_w_en_90_p。仿真图中,当ioclk0上升沿且pll_ce_0为高时,dq ...
weiwenty 发表于 2012-11-27 10:26
我也没感觉出你的错误。这是V6的?

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weiwenty|  楼主 | 2012-11-28 15:42 | 只看该作者
恩,是我弄错了。结构中pll_ce_0还经过了一个触发器,我以为他旁通了。下面这个是DDR2 MCB程序的OSERDES时序输出仿真图,图中的由于udqsp_tq信号在低电平后出现一个高造成mcb3_dram_udqs少了一个脉冲,但我没看出错在哪,大家帮忙看看[local]2[/local] 4# GoldSunMonkey

时序仿真5modelsim.jpg (63.25 KB )

时序仿真5modelsim.jpg

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