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在verilog中用assign赋值错误原因

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gibenlin|  楼主 | 2012-11-30 16:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, lh, ST, state, TE
在verilog中用assign赋值，出现如下错误
  assign lholdA = state[1];
  assign ads = state[0];

error:***Illegal LHS of continuous assign

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沙发
gibenlin|  楼主 | 2012-11-30 16:57 | 只看该作者
这是怎么回事？

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板凳
loansat| | 2012-11-30 17:03 | 只看该作者
试试定义个wire [1:0] state ?

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