发新帖我要提问
返回列表
打印

在verilog中用assign赋值错误原因

[复制链接]
2108|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
gibenlin|  楼主 | 2012-11-30 16:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, lh, ST, state, TE
在verilog中用assign赋值，出现如下错误
  assign lholdA = state[1];
  assign ads = state[0];

error:***Illegal LHS of continuous assign

使用特权

评论回复 赏

相关下载

相关帖子
沙发
gibenlin|  楼主 | 2012-11-30 16:57 | 只看该作者
这是怎么回事？

使用特权

评论回复 赏
板凳
loansat| | 2012-11-30 17:03 | 只看该作者
试试定义个wire [1:0] state ?

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

gibenlin

10

主题

142

帖子

1

粉丝