FPGA+DSP多通道数据采集和处理电路的时钟分配问题

只看该作者 · 2012-12-5 13:03

本帖最后由 lifeman001 于 2012-12-5 14:26 编辑

思路：有六个通道的模拟信号需要采样，每个通道各有一个200MHz的ADC，ADC吐给FPGA一个200MHz的时钟(与采样时钟有一定延迟，大约6.2ns)，采样后的数据并行输出，送入FPGA中内建的FIFO，ADC吐出的时钟作为FIFO的写时钟。待每个FIFO写满后，DSP以100MHz的时钟读取FIFO中的数据然后进行处理。FPGA是spartan-6系列，DSP是BF533，ADC芯片为ADC08200。
问题：整个系统的时钟怎么分配？本打算用200MHz的晶振经过时钟分发芯片分给ADC、FPGA和DSP，这样可行吗？这里面还涉及到FIFO的读和写的时钟，所以整个系统的时钟如何分配呢？
请大家多提点建议，谢谢

只看该作者 · 2012-12-5 14:08

时钟应该采用分发芯片，时钟的延迟、抖动都可以控制。
adc的时钟作为fifo的写时钟，有点欠妥，从fpga的管脚到触发器的时钟端，另外考虑数据速率，可能裕量不够，可采用pll或者dll，进行相位调整。
时钟同源，可以不考虑频偏，但要考虑相位不同！

只看该作者 · 2012-12-5 23:32

只说一点，FPGA采数据要用随路时钟

只看该作者 · 2012-12-6 08:24

晶振直接给ADC FPGA DSP时钟不是很好，建意用时钟芯片或时钟驱动芯片。
1，同源。
2，输出给各个器件的时钟同步(特别是给ADC和FPGA的时钟同步，DSP是否同步同源无所谓，因为FPGA中有fifo缓冲)。
3，驱动能力强。
4，时钟的质量好。

ADC与FPGA间需严格同步。
1，ADC吐给FPGA一200M时钟？这个不太对吧，所用的TI ADC08200，没有时钟输出端(不存在随路时钟)，只有一时钟输入端。
2，ADC并行给出的8位数据延时(相对与时钟沿延时输出)，在datasheet上在说明。
3，在FPGA接收端做offset的约束(叁考时钟为FPGA时钟)。
4，严格做到时钟芯片或时钟驱动芯片给ADC的时钟(6个)与FPGA的时钟同步。

FPGA与DSP间无太多同步设计要求。

只看该作者 · 2012-12-6 11:43

我觉的给ADC时钟应该都由ＦＰＧＡ给出，这样硬件等长无要求，布线简单

只看该作者 · 2012-12-6 23:36

Backkom80 发表于 2012-12-6 08:24
晶振直接给ADC FPGA DSP时钟不是很好，建意用时钟芯片或时钟驱动芯片。
1，同源。
2，输出给各个器件的时钟 ...

谢谢您仔细的讲解，之前有一个地方需要纠正一下，用的AD芯片是ADS4229，带有随路时钟。现在想这样设计，直接用200MHz的晶振通过时钟分配芯片给FPGA和六个AD芯片，这样是否可行？如果用差分时钟的话，FPGA的差分时钟输入端是否需要加约束？

只看该作者 · 2012-12-6 23:42

Backkom80 发表于 2012-12-6 08:24
晶振直接给ADC FPGA DSP时钟不是很好，建意用时钟芯片或时钟驱动芯片。
1，同源。
2，输出给各个器件的时钟 ...

时钟芯片和时钟驱动芯片可否推荐几个，不太了解如何使用

只看该作者 · 2012-12-7 08:30

时钟芯片：TI，cdce62005(可编程)，5对lvds或10个单端，也可以组合使用。
时钟驱动芯片：TI，CDCLVC11xx系列
1，上面的时钟芯片和时钟驱动芯片也是TI的料，这样可以保证只需找一家就可以了，技术支持和成本的控制都比较好(量大后，从TI拿的器件越多价格会有更大的空间)
2，时钟驱动芯片是单端的，呵呵，这个不满足你需求。
3，用时钟芯片后可以不需要200M的晶振，用40M，或20M都可时钟芯片可编程的特性倍频到你所需的频率上。