问一个VHDL的很笨的问题，求解惑

发表于 2012-12-6 23:09

process (clk,en)
begin
if  en='1' then
if (clk'event and clk='0') then
   dout<=A;
else
   dout<=B;
end if;
end if;
end process;
提示错误：because it does not hold its value outside the clock edge

发表于 2012-12-6 23:15

这个功能不是下降沿的时候是A 上升沿是B么？

发表于 2012-12-6 23:27

if（clk
if （en

这样比较好

发表于 2012-12-6 23:34

梅花望青竹发表于 2012-12-6 23:27
if（clk
if （en

正解

发表于 2012-12-7 08:54

醉小清风发表于 2012-12-6 23:15
这个功能不是下降沿的时候是A 上升沿是B么？

这个功能不是你说的下降沿时候为A，上升沿为 B.
按照你写的代码，下降沿发生的那段很小的时间内dout为A，其余时间都为B。
如果要实现下降沿为A，上升沿为B 的话，
else
  dout<=b;
可以改为
elsif (clk'event and clk='1')  then
dout<=b;

不过FPGA设计一般不推荐使用逻辑代码实现双沿处理。

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