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发个帖子吐个槽，问题找到了。蛋疼的赛灵思，蛋疼的ISE

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楼主
水畔天蓝|  楼主 | 2012-12-13 11:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
se, 赛灵思, 接口, HDL, hd
困扰我近一个礼拜的事情终于解决了，为何有的人用ISE生成DDR2控制器不带AXI总线接口，有的人是带的呢？其实和版本无关，只要是12.3以上版本都一样，关键是用的语言！用VHDL生成的都没有AXI接口，用verilog生成的都有AXI接口。原因很简单，因为AXI接口没有VHDL版本！

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沙发
gaochy1126| | 2012-12-13 12:16 | 只看该作者
plb的飘过了

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板凳
GoldSunMonkey| | 2012-12-13 23:44 | 只看该作者
这个怎么了呢？

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地板
Backkom80| | 2012-12-14 08:14 | 只看该作者
:)

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5楼
hawksabre| | 2012-12-14 18:21 | 只看该作者
恭喜楼主  呵呵   谢谢你能将工作中遇到的问题以及解决方案共享出来   谢谢了   呵呵

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6楼
Tianya283| | 2012-12-14 21:49 | 只看该作者
应该是感谢吧？

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7楼
梅花望青竹| | 2012-12-14 22:20 | 只看该作者
一直是verilog的

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8楼
GoldSunMonkey| | 2012-12-14 22:26 | 只看该作者
结帖吧

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9楼
ywert000| | 2012-12-30 21:50 | 只看该作者

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