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基于verilog设计的秒表

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 楼主| 王一冰 发表于 2012-12-13 20:15 | 显示全部楼层 |阅读模式
verilog, 时钟, FPGA, hz, 信号测试
FPGA是DE2，提供的时钟频率是50MHZ的。本人刚刚学习verilog，求一个完整程序能够在DE2开发板上验证的，谢谢。各位帮帮忙！要求是：1）使用4对（8个）数码管，分别显示小时、分钟、秒、10ms
                                                   （2）计时误差每天小于2秒，自留时钟信号测试引脚
                            （3）计时逻辑合理，不允许使用乘除法及取余运算
                            （4）可以通过三个按键实现调节时间。
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