xilinx rapid IO 如何实现自定义数据的收发仿真？

只看该作者 · 2012-12-18 18:40

RT，SRIO的工程自带的仿真可以跑，另外证书也已经为full license，但我在仿真发送自己的数据的时候发现IP核的高速收发器不工作，观测LED0的4、5、6一直为低，即高速收发器未准备好，port初始化未完成。请教有经验的同志这是怎么回事？难道这个IP核的高速收发器必须要上电才能收发？还是需要什么上电的握手协议使收发器能正常工作？

只看该作者 · 2012-12-18 18:46

另外我现在的testbench就是实例化两个工程的顶层，对接高速收发器的tx和rx口，使其中一个作为发送端，通过nwrite方式写自己的数据给logic层，高速收发器无信息。byte_count为16，destid设为默认的FF，crf一直拉高，其他参数都为0，仿真可以看到logic层有数但物理层不工作。参数配置的部分不知道是不是有什么地方设置的不对。

只看该作者 · 2012-12-19 10:28

我最近也一直在弄这个，你得把文档先搞熟。
IP配置时很重要，会影响你的仿真。
仿真时先得等port和link初始化，然后配置寄存器，最后才是数据传输，而且不同的包格式，你给的激励也必须符合这种格式，tuser信号必须正确。
多交流哈，我也是新手。顺便问一下，full license要多少钱啊？

只看该作者 · 2012-12-19 19:23

我就是一直等但port_initialization这个管脚一直不拉高，也就是port一直没有初始化完成。求解这是为啥呢？

只看该作者 · 2012-12-19 19:27

另外兄弟我QQ52748381 可以加Q交流，你说的配置寄存器我看手册里没有写FPGA仿真也需要配置寄存器啊？还有激励有什么格式？不就是把数和type、ID、byte_conunt给进去等rdy拉高go就行了么？激励的格式手册上写的只是例子并不是一模一样的而且我只发nwrite包。

1万 · 2012-12-19 23:09

板卡测试的么？？

只看该作者 · 2012-12-20 19:23

GoldSunMonkey 发表于 2012-12-19 23:09
板卡测试的么？？

版主大哥不是板卡测试，只是在modelsim里仿真，port_initialization那个管脚一直不拉高。这是为什么呢？testbench里我把他自带的example design的顶层模块实例化两次，tx、rx对接，进行首发测试！一开始以为少握手信号，可是两个实例化都对接了应该会发才对可是连port_initialization都不拉高，这貌似就不是握手的问题了。求解答啊。