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关于时钟使能的疑问

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zhushouxi|  楼主 | 2012-12-22 17:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, Input, npu, ce, ck
设有个模块，以一个复数乘为例：
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MUL_CPX U_MULCPX (

        .ar(Cmul_ar), // input [15 : 0] ar

        .ai(Cmul_ai), // input [15 : 0] ai

        .br(Cmul_br), // input [15 : 0] br

        .bi(Cmul_bi), // input [15 : 0] bi

        .clk(clock), // input clk

        .ce(Cmul_ce), // input ce

        .sclr(Cmul_sclr), // input sclr

        .pr(Cmul_pr), // ouput [32 : 0] pr

        .pi(Cmul_pi)); // ouput [32 : 0] pi
他能工作的最高频率为150M，而我的clock为200M，我用clock产生一个100M的时钟使能 Cmul_ce，按上面例化连接，问 他能工作正常吗？（即工作在100M）

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沙发
GoldSunMonkey| | 2012-12-22 22:31 | 只看该作者
这个不好说。什么不把时钟降频呢？

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板凳
zhushouxi|  楼主 | 2012-12-22 22:38 | 只看该作者
GoldSunMonkey 发表于 2012-12-22 22:31
这个不好说。什么不把时钟降频呢？

ADC采样率200M，数据给fpga处理，fpga得200M....

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地板
hawksabre| | 2012-12-23 09:19 | 只看该作者
使用分频处理吧   这样个人觉得比较可靠

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5楼
GoldSunMonkey| | 2012-12-23 15:31 | 只看该作者
zhushouxi 发表于 2012-12-22 22:38
ADC采样率200M，数据给fpga处理，fpga得200M....

那你中间为什么能用始能降下来呢？

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6楼
GoldSunMonkey| | 2012-12-23 22:45 | 只看该作者
回信呢？

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7楼
zhushouxi|  楼主 | 2012-12-24 08:42 | 只看该作者
GoldSunMonkey 发表于 2012-12-23 22:45
回信呢？

有些模块必须对ADC信号实时处理，需工作在ADC采样频率，有些模块（如环路滤波）可以工作在稍低频率，现在的思路是用一个时钟对系统同步，还未考虑用多时钟

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8楼
zhushouxi|  楼主 | 2012-12-24 08:43 | 只看该作者
hawksabre 发表于 2012-12-23 09:19
使用分频处理吧   这样个人觉得比较可靠

分频 不可靠

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9楼
shiyinjita| | 2012-12-24 10:01 | 只看该作者
这个不太好说,如果你的乘法器的面积不大,应该没有问题,如果乘法器的面积过大,或者AD的位数过宽,这样会导致布局布线的时候出现时序约束问题,你可以把那个使能信号进行寄存器复制,还有加上一定的约束,这样会完全没有问题的.

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10楼
zhushouxi|  楼主 | 2012-12-24 11:32 | 只看该作者
shiyinjita 发表于 2012-12-24 10:01
这个不太好说,如果你的乘法器的面积不大,应该没有问题,如果乘法器的面积过大,或者AD的位数过宽,这样会导致 ...

有待验证:)

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