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SERDES運用有問題

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Kentlle|  楼主 | 2012-12-25 22:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
serdes, hz, FIFO, IDE, os
我想學習SERDES的使用。所以想以800MHZ進(內頻200MHZ)800MHZ出。
我的電路是結合IDELAY_>ISERDESE2->OSERDES2,但模擬出來的訊號只有前幾個CLOCK是對的，
後面的就亂掉了！是否一定得接fifo來做為中間的橋樑呢？

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沙发
GoldSunMonkey| | 2012-12-26 22:43 | 只看该作者
不需要啊。你是仿真？

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板凳
shiyinjita| | 2012-12-28 11:49 | 只看该作者
不需要的，也许是你的配置有问题，

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地板
jakfens| | 2012-12-28 13:41 | 只看该作者
:lol会不会又是逻辑门控时钟

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5楼
GoldSunMonkey| | 2012-12-28 22:34 | 只看该作者
:)

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6楼
Kentlle|  楼主 | 2013-1-2 23:42 | 只看该作者
謝謝回覆,因為我的頻率算錯。我採用DDR的模式,所以Iserdes的輸出或頻率加倍就改善了這個問題。

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7楼
光通信| | 2013-1-3 12:00 | 只看该作者
如果用 Xilinx 16个I/O 输出 1G的并行速率，内部应该设备设置？如何计算输入时钟？用的viretx-5

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