请教大家一个关于全局时钟的问题

登录 · 发表于 2012-12-26 09:20

大家好，这是我们这一个原理图上的全局时钟，用的是altera的E40系列的芯片，当时是说多多把CLK和CLKOUT连到一起，现在我改用Spartan-6了，这块应该怎么实现呢？GCLK管脚该和谁连能实现上述功能，我下载了Xilinx的时钟管理模块资料，看的不是很明白。
还想请教诸位兄弟一个问题，这样连有什么好处？
刚刚想深入的接触FPGA，希望各位兄弟不吝指教！

发表于 2012-12-26 09:37

不知道你要实现啥功能

发表于 2012-12-26 10:18

zbhbyc 发表于 2012-12-26 09:37
不知道你要实现啥功能

就是想实现一个晶振输入全局时钟，其他的可以通过PLL输出，变成独立的时钟，再输入到其他GCLK全局时钟管脚，这样就可以节省晶振而实现多个全局时钟输入了~

发表于 2012-12-26 10:29

jguang 发表于 2012-12-26 10:18
就是想实现一个晶振输入全局时钟，其他的可以通过PLL输出，变成独立的时钟，再输入到其他GCLK全局时钟管 ...

为啥不直接在片内使用PLL输出,一定要到外面转一圈呢?

发表于 2012-12-26 10:34

atua 发表于 2012-12-26 10:29
为啥不直接在片内使用PLL输出,一定要到外面转一圈呢?

恩，已经弄明白啦，呵呵，谢谢啊，Xilinx都是在片内解决的。
另外再想请教一个问题，我现在用的是spartan-6 XC6SLX45芯片，片外PROM我选的是XCF16P，一片XCF16P够用吗？

发表于 2012-12-26 10:38

jguang 发表于 2012-12-26 10:34
恩，已经弄明白啦，呵呵，谢谢啊，Xilinx都是在片内解决的。
另外再想请教一个问题，我现在用的是spartan ...

这个问题直接看数据手册就可以找到答案了

发表于 2012-12-26 12:51

jguang 发表于 2012-12-26 10:18
就是想实现一个晶振输入全局时钟，其他的可以通过PLL输出，变成独立的时钟，再输入到其他GCLK全局时钟管 ...

PLL 输出的时钟，采用BUFG例化得到全局时钟

发表于 2012-12-26 13:29

发表于 2012-12-27 21:45

请教大家一个关于全局时钟的问题

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