我与赛灵思的2012+初次与你相恋

只看该作者 · 2012-12-26 20:00

本帖最后由 c506749189 于 2012-12-28 10:13 编辑

赛灵思的FPGA是一个好的东西，他具有很强大的处理功能，下面我说说FPGA的初次接触的介绍。真正做到初次与你相遇。

利用ISE进行赛灵思FPGA代码开发的基本流程，希望有助于初学成的早日掌握ISE的使用。现在就为大家讲解一下128*64液晶，实验用Verilog HDL编写一段程序显示一个图片。

下面介绍一下ISE开发环境。现在应该最新的版本是ISE7.1,它的界面与ISE5.x/ISE6.x一致，为了更好的仿真，还需要装一下Modsim。
进入编程环境，选择FILE---NEW PROJET，输入其名称，在PROJECT中添加该项目目录，选择片子型号封装等

只看该作者 · 2012-12-26 20:09

其中XST Verilog表示采用ISE自带的综合器，代码语言是Verilog HDL，ISE支持其他综合工具的调用，也支持标准的edif文件的输入。
点击OK，新建完成。在相应目录下可以看到生成的文件。

只看该作者 · 2012-12-26 20:15

在project菜单下，选择New Source建立新的代码文件，在file中输入文件名，LOCATION的最好和工程文件在一起，选中add哪项，文件就自动加入了工程中，在左边的窗口选中建立的文件类型。点击下一步，可以定义代码文件的输入输出端口，也可不定义，进入下一步。

只看该作者 · 2012-12-26 20:20

我怎么感觉最近分享的竞赛**越来越肉麻啊，

大家这是都肿么了？

只看该作者 · 2012-12-26 20:24

调用MODSIM进行仿真
modsim的性能非常优秀，以及他的普及度广，下面介绍一下他。
首先，在edit菜单下选择Preferences选项，弹出对话框，先选择安装MODSIM路径。
经过设置后，module view窗口选中代码顶层模块，在Process view窗口的launch，将自动打开MODSIM，将当前的工程直接加载到M。如果需要仿真的不是顶层模块，则在M V窗口中选中相应的代码文件，用同样的步骤调用仿真。

只看该作者 · 2012-12-26 20:24

小二郎742623887 发表于 2012-12-26 20:21
小俊来支持一个。。。

多谢俊哥支持，嘿嘿，我发现这样写还是挺多的啊

只看该作者 · 2012-12-26 20:42

约束文件
ISE是一款基于约束的开发工具。在进行高速数字电路设计的时候，需要在综合、映射、布线时附加约束条件，以便控制、映射、布线过程，使设计满运行速度，使用资源和引脚位置等要求。
约束包括时序约束、分组约束和区域约束。
首先像上述介绍编写一个约束文件，唯一不同的是在左面的对话框选择IMPLEMENTATION CONSTRAINTS FILE。

只看该作者 · 2012-12-26 20:49

由于步骤太多，就不一一介绍约束方面了
综合与实现
在进行完约束以后，就可以进行综合与约束了。综合约束与实现的工作将由ISE自动完成，用户通过约束文件和对Prroperties选项控制实现对整个控制过程的控制。整个过程将产生映射、布线等一系列时序报告以及RTL，还可以利用XPower进行功耗分析，便于用户对综合与实现的结果有个详细的了解。

只看该作者 · 2012-12-26 20:58

下载
最后就只剩下下载工作了。在下载之前，必须先将硬件准备好。
首先，链接好电源线。在硬件准备好后，双击C D （IMPACT），打开ISE中集成的芯片下载工具。选择配置FPGA的方式，选择第一项边界扫描方式，进入下一步。进入下一界面后，点击完成。
若正确，进入界面，XC2S200芯片将自动被搜索到，显示出来。双击XC2S200的图标，在弹出的窗口中选择你所需要的下载BIT文件，然后点击OK。