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robbins37|  楼主 | 2012-12-28 14:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
TE, ck, TI, IO, se
在写VHDL中出现了Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "CLK" with clock skew larger than data delay. See Compilation Report for details.这种时钟偏移一般是由什么引起的？该怎么去解决这类问题？

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沙发
robbins37|  楼主 | 2012-12-28 14:10 | 只看该作者
求助啊

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板凳
atua| | 2012-12-28 18:32 | 只看该作者
CLK是计数器的输出？

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地板
shiyinjita| | 2012-12-28 21:40 | 只看该作者
时钟便宜的原因很多，或者是没有走全局时钟，或者控制信号的扇出过大，没有看你程序，具体不好说

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