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模块例化端口问题

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ywert000|  楼主 | 2012-12-30 21:35 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
假如代码如下:
错误在于top定义的cmd_in为input,data_out为output;
     而子模块定义的cmd_in为output,data_in为output;
这种问题仿真不报错,语法检查工具:leda或debussy也查不出来。
上FPGA平台会有问题。
不知道有没有什么方法查此类问题。
module top(clk,
                  cmd_in,
                  data_out);
input clk;
input cmd_in;
output data_out;

sd u_sd(.clk(clk),
             .cmd_in(cmd_in),
             .data_out(data_out));
endmodule


module sd(clk,
                cmd_in,
                data_out);
input    clk;
output  cmd_in;
input     data_out;
..........
..........
..........
endmodule

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沙发
ywert000|  楼主 | 2012-12-30 21:35 | 只看该作者
求指教

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板凳
GoldSunMonkey| | 2012-12-31 21:56 | 只看该作者
没问题么?

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地板
GoldSunMonkey| | 2012-12-31 21:56 | 只看该作者
不应该啊

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5
gaochy1126| | 2013-1-1 23:59 | 只看该作者
不对吧 怎么可能检查不出来呢?

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