假如代码如下：
错误在于top定义的cmd_in为input,data_out为output;
而子模块定义的cmd_in为output,data_in为output;
这种问题仿真不报错，语法检查工具：leda或debussy也查不出来。
上FPGA平台会有问题。
不知道有没有什么方法查此类问题。
module top(clk,
cmd_in,
data_out);
input clk;
input cmd_in;
output data_out;
sd u_sd(.clk(clk),
.cmd_in(cmd_in),
.data_out(data_out));
endmodule
module sd(clk,
cmd_in,
data_out);
input clk;
output cmd_in;
input data_out;
..........
..........
..........
endmodule |
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