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verilog状态机看不到状态图

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静默雪原|  楼主 | 2013-1-4 16:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
状态图, verilog, 状态机, TE, ST
关于夏宇闻《verilog数字系统设计教程》中第十二章关于状态机那一部分。
四个例子均可以通过编译综合，生成RTL图。
例12.2与例12.4可以生成状态图，即可通过state machine viewer查看。
例12.1和例12.3看不到状态图。
比较RTL图，前者可以生成state INST模块，貌似是组织结构，双击就可以看到状态图。后者RTL只是一些解码器，多路选择器，无状态图。
修改一下例12.1，把状态表示state从输出中去掉，只用reg和parameter声明，就可以看到状态图，不知道为什么。
可是类似修改例12.3还是看不到状态图。不知道为什么。
我的环境 QuartusII12.0
希望大家指点一下。

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沙发
qin552011373| | 2013-1-4 20:37 | 只看该作者
只会用ISE的飘过

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板凳
GoldSunMonkey| | 2013-1-4 22:42 | 只看该作者
qin552011373 发表于 2013-1-4 20:37
只会用ISE的飘过

同样只会XILINX的飘过

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地板
GoldSunMonkey| | 2013-1-4 22:53 | 只看该作者
换XILINX 吧

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5楼
Backkom80| | 2013-1-4 23:58 | 只看该作者
x.x.x.x.x.x.x.x.x............
:lol

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6楼
静默雪原|  楼主 | 2013-1-5 09:28 | 只看该作者
GoldSunMonkey 发表于 2013-1-4 22:53
换XILINX 吧

难道是Quartus软件的bug?都这么推荐我换...

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7楼
GoldSunMonkey| | 2013-1-5 23:09 | 只看该作者
:)都是XILINX 的粉丝

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8楼
xiao6666| | 2013-1-13 22:22 | 只看该作者
GoldSunMonkey 发表于 2013-1-5 23:09
都是XILINX 的粉丝

我是猴哥的粉丝啊

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