关于夏宇闻《verilog数字系统设计教程》中第十二章关于状态机那一部分。
四个例子均可以通过编译综合，生成RTL图。
例12.2与例12.4可以生成状态图，即可通过state machine viewer查看。
例12.1和例12.3看不到状态图。
比较RTL图，前者可以生成state INST模块，貌似是组织结构，双击就可以看到状态图。后者RTL只是一些解码器，多路选择器，无状态图。
修改一下例12.1，把状态表示state从输出中去掉，只用reg和parameter声明，就可以看到状态图，不知道为什么。
可是类似修改例12.3还是看不到状态图。不知道为什么。
我的环境 QuartusII12.0
希望大家指点一下。
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