基于赛灵思Virtex-5 FPGA的Gbps无线通信基站设计

只看该作者 · 2013-1-7 10:52

随着以TD-SCDMA为代表的3G移动通信全面进入商用部署，LTE标准基本完成，华为、爱立信成功实现LTE标准的现场演示[1]，以LTE-A、IMT-Advanced为标准的下一代移动通信技术、标准与系统的研发也已经开始。
　　国际电信联盟（ITU）已将3G之后的未来移动通信技术正式定名为IMT-Advanced，在2007年世界无线电大会为之分配了新频段，并已经在2008年开始征集标准提案。中国也通过IMT-Advanced推进组开始为ITU技术提案征集的准备工作[2]，提出国内技术提案应具有高频谱效率、低系统时延等特点，主要技术指标应达到：5－100MHz的可变系统带宽；在固定和低速移动情况下支持1Gbps的峰值速率，在高速移动情况下支持100Mbps；基站侧最多8根天线，终端
侧最多4根天线；在移动性上最高支持500km/h的移动速度。
　　随着技术研究与提案工作的进行，基站系统的研发也已经开始。本文研究工作依托于国家“863”计划Gbps 无线传输关键技术与试验系统研究开发项目，研制面向LTE-A、IMT-Advanced等未来移动通信标准，能够验证相关技术并达到标准技术指标的新型移动通信基站原型。

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　Gbps无线通信系统的算法链路设计

　　为满足未来移动通信标准的需要[3]，在算法链路上Gbps系统采用时分双工（TDD）、多天线（MIMO）、空时编码、正交频分复用（OFDM）、高阶调制和LDPC编码等高性能物理层传输技术，以实现Gbps系统所需的高数据速率业务传输和高频谱效率。以频分、时分为主的多址方式实现，能够在多天线环境下对无线资源进行灵活调配，在兼顾实时话音传输的同时，最大程度上满足分组数据传输的需要。

　　具体而言，Gbps系统使用3.4GHz频段，实际带宽100MHz，移动台采用2发4收的天线，基站采用4发8收的天线，OFDM子载波数为2048子载波，有效为1*子载波。图1是Gbps无线传输系统的算法链路示意图。

图 1 Gbps无线传输系统算法链路

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　　赛灵思Virtex-5 FPGA介绍

　　Virtex-5系列FPGA是Xilinx 率先发布和量产的65nm 平台FPGA，目前包括LX、LXT、SXT、FXT及TXT等面向不同应用的多个子系列。

　　Virtex-5系列FPGA最高工作时钟可以达到550MHz，总逻辑单元数多达330,000个。提供了高达11.6 Mbit的灵活嵌入式Block RAM，能有效地存储和缓冲各种运算数据。多达 640个增强型嵌入式DSP48E slice块，可以满足高性能DSP算法加速的需要，实现352 GMACs的性能。Virtex-5 FXT系列FPGA提供多达两个标准的PowerPC 440处理器模块，每个处理器在550 MHz时钟频率下可提供1,100 DMIPS 的性能。利用PowerPC 440嵌入式处理器模块，可快速方便地实现Gbps基站中复杂的控制和通信协议处理。

　　Virtex-5系列FPGA集成100Mbps–6.5Gbps的高性能收发器，配合FPGA内部编程实现的串行RapidIO逻辑层模块可以实现芯片间和板间高性能的数据交换互连。集成符合IEEE 802.3标准的10/100/1000Mbps以太网MAC硬核，连接外部GE PHY或直接使用FPGA本身的GTP/GTX，就可以实现高性能的千兆以太网接口。

　　算法对资源的需求及FPGA型号的确定

　　分析Gbps算法链路中各算法的不同实现特点并对运算量以及使用的主要资源进行估计，可以确定所需要使用的FPGA。表1是资源需求估计与FPGA选择的结果，表2是目标FPGA内部资源情况的总结。

表1 Gbps无线通信基站系统算法链路对FPGA资源的需求

　　其中，发送端的LDPC编码和接收端的LDPC译码，主要是逻辑运算，无需乘法器资源，因此采用Virtex-5中的LXT实现。同步、FFT/IFFT、调制/解调、空时译码等算法需要消耗大量的乘法器资源，采用集成大量DSP48E模块的SXT系列实现。MAC处理及网络接口采用FXT系列FPGA中的2个PowerPC440处理器以及内嵌的千兆以太网硬核实现。采用FPGA片内的PowerPC处理器，可以大大地降低外部电路设计的复杂度，降低物理层与MAC层间数据交换的复杂性，降低系统传输延迟，而且可以利用PowerPC处理器应用处理加速单元（APU）实现定制的指令，极大地提高MAC处理的效率。

表 2 基站中使用的Virtex-5 FPGA资源及数量统计

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　基于Virtex-5 FPGA设计的Gbps无线通信基站

图2是设计完成的Gbps无线通信基站基带处理系统硬件实现框图。
　　
　　
　　根据算法需求分析的结果，Gbps基站系统最终以9片LX155T、17片SX95T、1片FX100T FPGA为中心构建。其中用4片SX95T实现8天线的接收同步/解帧/解时隙，每片FPGA处理2天线；用4片SX95T完成全部8天线的OFDM接收的IFFT及信道估计；用8片SX95T完成4发8收的MIMO空时译码处理，用8片LX155T完成解调、解交织及LDPC译码；FX100T中的PowerPC440处理器完成MAC层收发数据处理；1片LX155T完成发送的LDPC编码。所有FPGA均采用FF1136封装，由于Virtex-5 FPGA采用管脚兼容设计，SXT、LXT和FXT可以直接替换，降低了PCB设计的工作量，增加了系统应用的灵活性。

　　ADC使用TI公司的11bit的ADS62P15，DAC使用ADI公司，ADC、DAC采样时钟及FPGA工作时钟频率为122.88MHz。

　　Gbps基站系统的互连设计如下：ADC与同步FPGA间采用差分LVDS连接；各组同步/解帧/解时隙与信道估计/IFFT的FPGA以及空时译码与LDPC译码FPGA之间直接采用48对差分LVDS连接；其余FPGA互连采用14端口Serial RapdIO交换机实现。Gbps基站系统的结构和接口整体采用高级电信计算架构（ATCA）和Serial RapidIO构建，模块化的结构和基于交换的互连使得系统可以方便地增加基带处理板卡的数量或扩展新的功能模块。

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　结论

　　LTE、IMT-Advanced等未来移动通信系统要支持大量的宽带用户和极高的空中接口速率，使用MIMO、OFDM、LDPC等复杂的通信信号处理算法，具有动态可重配置、计算资源动态调度能功能，对基站的计算处理和互连提出了极高的要求。以单平台多系列的Virtex-5系列FPGA为核心设计的Gpbs无线通信基站，采用基于交换的互连和分组的数据传输机制，可以验证各种未来无线通信所使用的算法与技术，实现Gbps的无线传输通信。