FPGA Serial Masteer Mode 的定意规则?

只看该作者 · 2013-1-12 13:14

能提供有关M0 ，M1 ， M2 pin高低电位与FPGA工作模式关糸，其pin用外电阻上下拉电位还是内部程序决定电位?

1万 · 2013-1-12 18:01

在网上找了一点关于fpga设计入门的资料不知道对你有没有帮助

只看该作者 · 2013-1-12 18:08

反复看了邮电出版社的Xilinx FPGA/CPLD设计手冊9，3 Xilinx 器件配置模式有关章节，还是云里雾里。关键是M1，M0，M2，是用外接电位决定FPGA工作模式还是FPGA配置完成后M1，M0，M2外部测到的电位说明FPGA工作于该模式下。把己知的几种关系了解一下：（1）M1,M2,M0为0，0，0，Sparan一3A糸列工作为DSP模式。（2）M1，M0，M2为1，1，1，Sparan一3E系列工作为从串工作模式。（3）M1,M0,M2为1，BPl模式只能为1，0，0，不提供XC3S50ABPl模式。（4）M1=1,M2=0,M0=0工作为BPl仃，M0=1工作为BPl开。（5）M1=0,M0=1,M2=1,工作于JTAG模式。（6）M1=1，M0=0，M2=0，Sparan3A/3AN/3A工作于DSP模式。(7) M1=1,M2=0,M0=0BPl为up，M0=1BPl为DOWn，在VQ封装了BPl模式。不清楚工作模式对FPGA的调式有很大的麻烦。