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请教在ISE中调用XPS工程的问题

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wly5206605|  楼主 | 2013-1-12 21:06 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
第一次发帖求助,因为找了半天,还没找到解决办法~请各位帮忙看下:
1、已经有XPS工程,其中使用了MicroBlaze,并以FSL总线挂载了一个浮点协处理器,用到很多浮点IP,所有IP的ngc文件放在XPS工程的Implementation文件夹下面了,产生Netlist观察资源消耗量正确,大约8k的Registers,10k的LUTs;
2、在ISE中新建工程,添加了XPS工程的顶层文件Cop.xmp;
3、ISE中新建顶层.v文件,依次例化了时钟倍频模块、时钟转差分时钟模块、XPS工程模块;
4、问题出现了:不论是到此为止就Synthesize、Implement Design,还是将ngc复制到ISE下再次添加,得到的综合结果资源消耗量均在10k个Registers、16k个LUTs左右。但是两种情况下在Implement之后寄存器和LUT的资源消耗就都下降到1k多,明显少了一个数量级…
5、为防止是读不到设计而省略了,在ISE的.v文件顶层,例化Cop之前也加入了(* BOX_TYPE = “user_black_box” *),但是加不加效果一样。。
6、想请问各位,ngc文件在XPS工程中添加过了,在此还需要添加吗?还有为什么资源消耗下降了一个数量级?可能哪里做得不对?
7、附加问题:在使用Clocking Wizard产生时钟4倍频电路时候的ucf文件,只要添加了就会产生NGDBuild - ERROR:ConstraintSystem:59的错误,说是NET信号找不到,只好去掉这个ucf先做下去了。。
用的ISE版本为14.2

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沙发
wly5206605|  楼主 | 2013-1-12 21:22 | 只看该作者
本帖最后由 wly5206605 于 2013-1-12 21:55 编辑

顺便说一下,器件是Virtex-6 550T,资源消耗在Synthesize和Translate都正常,Map和Place & Route以后就不正常了~~
还有那句ucf中出问题的语句是“NET CL_IN1” TNM_NET = “CLK_IN1”;
在MAP的报告中看到很多信号都是由于loadless而被removed,于是在MAP的Process Properties中,将“Trim Unconnected Signals”去掉,MAP后的结果还是保持很低的资源消耗,有大量的信号由于loadless被removed了。。

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板凳
kkzz| | 2013-1-13 23:37 | 只看该作者
不懂 等待猴哥出现了

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地板
wly5206605|  楼主 | 2013-1-13 23:52 | 只看该作者
经过努力,问题已经解决了,跟大家分享一下。如果我的理解有误还请大家指正:
之前在设计的过程中,嫌弃FSL总线太慢就修改成了DFSL总线,有很多地方要手动修改的,包括mpd文件和mhs文件。其中,声明了DRFSL总线和DWFSL总线来替代原来的MFSL和SFSL总线,但是并没有指定其中的每一根信号线如何连接。之前的仿真和Generate netlist之前,都要手动修改Simulation目录和hdl目录下的system.v文件,改变FSL信号的连接。
今天发现在XPS的Graphical Design View中,这个总线显示的样子是金黄色的信号线不是红色的总线,就感觉有问题。后来在mhs文件中对每一根信号都做了声明,说明了从MicroBlaze的哪个信号连接到协处理器IP的哪个信号。问题到此解决了,既不需要修改Simulation目录和hdl目录下的system.v文件,也不会在Synthesize和Translate之后,MAP就资源锐减了。
之前锐减的原因是:某些信号连接不对,MAP时候工具认为是loadless,随后将其去掉。去掉之后就连锁反应,后面的电路都因为前面没有了而变成loadless,一个一个全都没了。现在重新改变了正确的连接关系,就不会这样了。
现在MAP后资源由于优化而下降百分之几,是正常的。

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wly5206605|  楼主 | 2013-1-13 23:55 | 只看该作者
还有想请教各位大神们,谁知道我发帖时候的那个附加问题:关于Clocking Wizard的ucf文件提示出错的问题,怎么破。。

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hawksabre| | 2013-1-14 18:18 | 只看该作者
谢谢楼主的共享  很不错   谢谢了  呵呵  顶一个   呵呵  

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