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spartan6 求助 猴哥

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楼主
snk12|  楼主 | 2013-1-18 12:54 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
本帖最后由 snk12 于 2013-1-18 14:03 编辑

我在使用spartan6的 xc6slx45-3fgg484i芯片, 调试板子中碰到一个问题。 芯片引脚  CMPCLK,CMPMOSI当作普通IO使用, 发现这2个引脚总是高电平,无论我怎么驱动它, 把它们assign 到0, 用示波器量还是高电平。 其它引脚都OK的, 是不是ise中有什么设置的

问题是编译也没报错, 都很顺利

hswap是通过100ohm拉到地的

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沙发
snk12|  楼主 | 2013-1-18 15:29 | 只看该作者
本帖最后由 snk12 于 2013-1-18 15:50 编辑

测了sp605的板, xc6slx45t-3fgg484的芯片, 这2个脚可以用的。   硬件上有什么要注意么。  真奇怪

带T的和不带T的不一样

芯片的BUG么 , ....

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板凳
GoldSunMonkey| | 2013-1-19 22:49 | 只看该作者
:L这两个芯片管教都不兼容。

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地板
GoldSunMonkey| | 2013-1-19 22:50 | 只看该作者
你是当兼容用的吧

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5
FangTT| | 2013-1-20 21:50 | 只看该作者
GoldSunMonkey 发表于 2013-1-19 22:50
你是当兼容用的吧

估计是

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6
snk12|  楼主 | 2013-1-21 11:14 | 只看该作者
本帖最后由 snk12 于 2013-1-21 11:17 编辑

这个知道不兼容的
sp605只是我以前买来用于测试的。  现在碰到这个问题所以拿出来测了下。  现在画的这板子硬件应该没问题, DDR3, lvds都调好了,就是发现前面说的2个脚不能用

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7
snk12|  楼主 | 2013-1-21 18:44 | 只看该作者
猴哥还在么?

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8
visicom| | 2013-1-21 19:58 | 只看该作者
楼主,是在什么时候测试该IO口电平的呢,是否在配置期间,另外当这两个脚为高电平时,其他IO电平情况如何

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9
snk12|  楼主 | 2013-1-22 11:39 | 只看该作者
在正常运行期间, 其它IO都正常的。  所有功能都起来了, ddr,lvds,网络都正常。 显示器也都点亮了。  
说细一点,就是这些IO口,我是用来连接tfp410驱动显示器的。  共2颗tfp410驱动2个显示器,   其中一颗完全没问题,另一颗连了上述2个IO口的tfp410芯片所驱动的显示器颜色发红, 后面查到这2个IO口无法驱动,总是高电平。   
再后面就单独建一个工程什么都不做,光去驱动这2个IO, 发现驱动不了,无法拉到低电平。

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10
snk12|  楼主 | 2013-1-22 21:12 | 只看该作者
chipscope确实能看到正确的驱动信号, 但是用示波器测量确一直是高电平。   因为总共有5片板,都是这个问题。  肯定是没有短路的, 走的top层, 一眼就看到 了从哪到哪, 不上电时和各个电压之间电阻值都无穷大

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11
snk12|  楼主 | 2013-1-22 21:20 | 只看该作者
本帖最后由 snk12 于 2013-1-22 21:30 编辑

上图, 就是这么简单的连接关系,
作了个简单的工程,就是
module Test(input wire iCLK/*50Mhz*/,
                    output reg[11:0]  oIO);
always @(posedge iCLK) begin
    oIO<=~oIO;
end

endmodule

用示波器测量,前面10个IO口都正常翻转, cmpclk,cmpmosi 这2个口总是高电平。
但在chipscope中确能看到所有信号正常翻转。  是不是ise中的bug,  我试了ise  13.4, 14.4都这样

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12
GoldSunMonkey| | 2013-1-22 21:49 | 只看该作者
那就是你根本没接出去啊

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13
GoldSunMonkey| | 2013-1-22 21:49 | 只看该作者
如果CHIPSCOPE都能看见,那只能说明要么是IO坏了,要么是你虚焊了。

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14
feihong777| | 2013-1-23 22:28 | 只看该作者
GoldSunMonkey 发表于 2013-1-22 21:49
如果CHIPSCOPE都能看见,那只能说明要么是IO坏了,要么是你虚焊了。

如何了?

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15
snk12|  楼主 | 2013-1-24 11:58 | 只看该作者
没虚焊, 5片板了,IO不应该都坏的, 连接图上面也发了,非常简单。 我没头绪, 看来要改板了

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16
visicom| | 2013-1-24 12:14 | 只看该作者
这两个脚UCF文件怎么定义的 能发下吗

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17
GoldSunMonkey| | 2013-1-24 23:20 | 只看该作者
visicom 发表于 2013-1-24 12:14
这两个脚UCF文件怎么定义的 能发下吗

我感觉奇怪,会是这里的问题么?

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18
snk12|  楼主 | 2013-1-24 23:50 | 只看该作者
就发我建的这个简单的工程ucf
NET        SYSTEM_CLK        LOC="AB13";
#DVI PART 0
NET        "VGA0_D[0]"                LOC="AB14" ;
NET        "VGA0_D[1]"                LOC="Y15" ;
NET        "VGA0_D[2]"                LOC="AB15";
NET        "VGA0_D[3]"                LOC="Y16" ;
NET        "VGA0_D[4]"                LOC="AB16";
NET        "VGA0_D[5]"                LOC="AA16" ;
NET        "VGA0_D[6]"                LOC="AA18" ;
NET        "VGA0_D[7]"                LOC="AB18" ;
NET        "VGA0_D[8]"                LOC="Y19" ;
NET        "VGA0_D[9]"                LOC="AB19";
NET        "VGA0_D[10]"                             LOC="AB21" ;
NET        "VGA0_D[11]"                            LOC="AA21" ;

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19
qingx| | 2013-1-25 09:43 | 只看该作者
搞懵了

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20
snk12|  楼主 | 2013-1-25 22:55 | 只看该作者
本帖最后由 snk12 于 2013-1-25 22:58 编辑
kaiseradler 发表于 2013-1-25 09:14
整个VGA0怎么和OIO联系起来的?没看到赋值语句


真实的代码是这样子的,前面是我大致写的代码,因为在另一台电脑上回的帖
module Test(input wire SYSTEM_CLK/*50Mhz*/,
                    output reg[11:0]  VGA0_D);
always @(posedge SYSTEM_CLK) begin
    VGA0_D<=~VGA0_D;
end
endmodule


明后天我就试下飞根线,把IO做输入看看。

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