Spartan-6 FPGA中,GCLK定义 :Input、 These clock pins connect to global clock buffers. These pins become regular user I/Os when not needed for clocks.
例如输入时钟的选择:做好选用IO_L34P_GCLK19_0,IO_L34N_GCLK18_0这种时钟引脚。
那么对于输出时钟:
1、对于引脚位置定义有何要求?又没有专门的时钟输出引脚?
我没有看到相关资料介绍,能否理解为:任意普通I/O都可以.
2、全局时钟GCLK,如何连接到输出引脚:
对于单端时钟输出:ODDR2模块输出;
对于差分时钟输出:ODDR2 + OBUFDS模块输出;
求指教。 |