发新帖我要提问
返回列表
打印
[CPLD]

FPGA如何接收LVDS信号

[复制链接]
3406|7
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
harvard83|  楼主 | 2013-1-21 15:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, LVDS, 信号, 时钟, 时钟频率
是不是在接收端写一个IOBUFDS缓冲，然后根据串行数据的时钟频率一位一位接收就可以了吗？
还是需要其他的配置？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
Backkom80| | 2013-1-21 17:27 | 只看该作者
基本是这样
P和N要从相应的IO输入

使用特权

评论回复 赏
评分
参与人数 1威望 +3 收起 理由
hawksabre + 3 很给力!
板凳
hawksabre| | 2013-1-21 19:58 | 只看该作者
Backkom80
一出马   问题立马搞定   哈哈  

使用特权

评论回复 赏
地板
Backkom80| | 2013-1-22 08:02 | 只看该作者

使用特权

评论回复 赏
5楼
zbhbyc| | 2013-1-22 11:54 | 只看该作者
还需要做相位调整，数据对齐。和IOBUFDS配合起来中的还有IODELAY

使用特权

评论回复 赏
6楼
zs198729| | 2013-1-24 16:38 | 只看该作者
记得有相应的能接收LVDS的管脚。

使用特权

评论回复 赏
7楼
明空| | 2013-1-24 17:13 | 只看该作者
xilinx有相应的参考设计，S6是XAPP1064，S3是XAPP485，没记错吧

使用特权

评论回复 赏
8楼
zhulin| | 2013-1-24 17:40 | 只看该作者
最好还是用ASIC,如果发送端用展频功能，FPGA不太可能解出正确的数据

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

harvard83

43

主题

201

帖子

1

粉丝