夏宇闻Verilog经典教程电子书.pdf
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硬件描述语言(HDL)是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用电子设计自动化(在下面简称为EDA)工具进行仿真，再自动综合到门级电路，再用ASIC或FPGA实现其功能。目前，这种称之为高层次设计(High-Level-Design)的方法已被广泛采用。据统计，在美国硅谷目前约有90％以上的ASIC和FPGA已采用硬件描述语言方法进行设计。
硬件描述语言的发展至今已有二十多年的历史，并成功地应用于设计的各个阶段：仿真、验证、综合等。到80年代时，已出现了上百种硬件描述语言，它们对设计自动化起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域与层次，而且众多的语言使用户无所适从，因此急需一种面向设计的多领域、多层次、并得到普遍认同的标准硬件描述语言。进入80年代后期，硬件描述语言向着标准化的方向发展。
最终，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE标准。把硬件描述语言用于自动综合还只有短短的六、七年历史。最近三四年来，用综合工具把可综合风格的HDL模块自动转换为电路发展非常迅速，在美国已成为设计数字电路的主流。本书主要介绍如何来编写可综合风格的Verilog HDL模块，如何借助于Verilog语言对所设计的复杂电路进行全面可靠的测试。
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