各位老师，
新学verilog，有一问题不懂，如下
以下为四位计数器的行为级描叙：
module counter(q,clock,clear);
output [3:0] q;
input clock,clear;
reg [3:0] q;
always @(posedge clear or negedge clock)
begin
if(clear)
q<=4'd0; //为了能生成诸如触发器一类的时序逻辑，建议使用非阻塞赋值。
else
q<=q+1;
end
endmodule
为了能生成诸如触发器一类的时序逻辑，建议使用非阻塞赋值。---这句话无法理解了，
1，为什么要生成触发器一类的时序逻辑？有何好处？
2，使用非阻塞赋值怎么就能生产时序逻辑？（看到书中讲的时序逻辑使用非阻塞赋值）
十分感谢！
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