DDR的CS线接法

只看该作者 · 2013-1-23 10:09

JEDEC里面能做到的最大的规范是1Gbit, 上次做一个新平台，直接copy的DDR，结果换了个2G的DDR就出问题了，数据会随机的变化。
PS：DDR是DDR与NAND做在一起的MCP，107-ball标准的JEDEC pinout
仔细检查了下原理图，发现是少接了一个CS，换了一个1G bit的DDR，终于正常了。后来仔细查看规格书发现1G的MCP只有1个CS，2G的MCP有2个CS，2G的MCP包含2个LPDDR的die，所以一定要接2个CS，或者将其中一个CS拉高（拉高未验证）。
现在不想用MCP了，想直接做上DDR+NOR flash，因为MCP很容易就停产了。选择DDR芯片的时候，选了一个2G的DDR，但是发现只有一个CS，我现在就很疑惑1个CS可以控制2G的DDR吗，因为JEDEC的规格里面最大的Die也就1G，2G就是2个die，需要2个CS，但是为什么只有1个CS.
希望有DX能回答下
谢谢先

只看该作者 · 2013-1-23 22:12

不晓得是不是我没有描述清楚
JEDEC里面规定的DDR的容量，以及相应的行列地址配置等参数，一个die的最大容量是1Gbit，如果是2Gbit的话，按照JEDEC的规格需要2个CS，但是2G的IC上只看见一个CS，是不是厂商根据需要在JEDEC的基础上更改了相关的标准，比如说行列地址的位等。
DDR IC用的不多，希望有经验的DX指导下