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是不是没有约束好

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楼主
tmkdfan|  楼主 | 2013-1-23 23:21 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
输出约束, PCB, 时钟, 频谱仪, pc
最近在跳一款高速da，da时钟在2G以上，发现频率低时可正常工作，频率提高后从频谱仪上看噪底提高了很多，已经做了周期约束，是不是没有做输出约束啊，导致后端da不满足建立时间？可是输出一个单点频时相同频率时是没有问题的啊！
另外，pcb已做好等长线处理，如果要加输出约束怎么加？

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沙发
tmkdfan|  楼主 | 2013-1-23 23:53 | 只看该作者
或者用PLL调时钟相位，只是不知道是不是后端器件建立时间不满足的原因，因为单点频时是没有问题的。。。

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板凳
Backkom80| | 2013-1-24 07:56 | 只看该作者
offset in约束了吗？
系统板级时序是不是计算的精确？

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地板
tmkdfan|  楼主 | 2013-1-24 23:15 | 只看该作者
Backkom80 发表于 2013-1-24 07:56
offset in约束了吗？
系统板级时序是不是计算的精确？

能给个约束的例子吗？

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5楼
Backkom80| | 2013-1-25 08:04 | 只看该作者
xilinx的约束文件，

What are OFFSET Constraints.pdf

397.99 KB

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6楼
tmkdfan|  楼主 | 2013-1-25 20:15 | 只看该作者
Backkom80 发表于 2013-1-25 08:04
xilinx的约束文件，

3ks，菜鸟感觉还是用from to约束舒服。

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7楼
hawksabre| | 2013-1-26 14:56 | 只看该作者
不是很了解   帮你顶一个   呵呵    顶   

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8楼
wrigleymint| | 2013-1-26 18:52 | 只看该作者
嗯哼  约束有问题   自己看看吧

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