是不是没有约束好

发表于 2013-1-23 23:21

最近在跳一款高速da，da时钟在2G以上，发现频率低时可正常工作，频率提高后从频谱仪上看噪底提高了很多，已经做了周期约束，是不是没有做输出约束啊，导致后端da不满足建立时间？可是输出一个单点频时相同频率时是没有问题的啊！
另外，pcb已做好等长线处理，如果要加输出约束怎么加？

发表于 2013-1-23 23:53

或者用PLL调时钟相位，只是不知道是不是后端器件建立时间不满足的原因，因为单点频时是没有问题的。。。

发表于 2013-1-24 07:56

offset in约束了吗？
系统板级时序是不是计算的精确？

发表于 2013-1-24 23:15

Backkom80 发表于 2013-1-24 07:56
offset in约束了吗？
系统板级时序是不是计算的精确？

能给个约束的例子吗？

登录 · 发表于 2013-1-25 08:04

xilinx的约束文件，

发表于 2013-1-25 20:15

Backkom80 发表于 2013-1-25 08:04
xilinx的约束文件，

3ks，菜鸟感觉还是用from to约束舒服。

发表于 2013-1-26 14:56

不是很了解帮你顶一个呵呵顶

发表于 2013-1-26 18:52

嗯哼约束有问题自己看看吧