pll输出能否通过设置全局时钟约束接到普通io口上？

发表于 2013-1-27 18:09

小弟最近在做课程设计，做sdram读取的时候用到pll进行倍频产生sdram时钟（100M），但是发现手头上的板子的sdram接口是普通io口，而专用的pll输出口却被sdram地址端占用了，用QII编译的时候报错说必须接到pll专用输出口，不知道有什么办法可以输出到普通io口。
请教了一位师兄，说可以试试通过把pll输出的那条路径约束为全局变量，但是还是会报错。
另外，我发现即使先不给sdram的时钟分配引脚，编译的时候也会报错说pll专用引脚被占用了（地址端），很是苦恼，希望有大神能够指点一下。

我的板子芯片是cyclone ep1c6Q240c8,专用pll输出脚在38,39。sdram_clk接在14脚。

下面是报错信息：
当pll分配到普通口时：
Error (186234): Can't place fast PLL "sys_ctrl:uut_sysctrl|PLL_ctrl:uut_PLL_ctrl|altpll:altpll_component|pll" because I/O pin "sdram_clk" (port type EXTCLK of the PLL) is assigned to a location which is not connected to port type EXTCLK of any PLL on the device

不分配sdram_clk时：
Error (186252): Can't place fast PLL "sys_ctrl:uut_sysctrl|PLL_ctrl:uut_PLL_ctrl|altpll:altpll_component|pll" in target device due to device constraints
      Error (186253): Can't place fast PLL "sys_ctrl:uut_sysctrl|PLL_ctrl:uut_PLL_ctrl|altpll:altpll_component|pll" in PLL location PLL_1 due to device constraints
            Error (186262): Can't place fast PLL "sys_ctrl:uut_sysctrl|PLL_ctrl:uut_PLL_ctrl|altpll:altpll_component|pll" in PLL location PLL_1 because the PLL I/O pin of port type EXTCLK (Pin_38) is already occupied by node "sdram_addr[3]"
      Error (186263): Can't place fast PLL "sys_ctrl:uut_sysctrl|PLL_ctrl:uut_PLL_ctrl|altpll:altpll_component|pll" in PLL location PLL_2 because I/O cell "clk_in" (port type INCLK of the PLL) is placed in an I/O pin (Pin_28) which cannot feed port type INCLK of PLL location PLL_2

发表于 2013-1-27 20:51

XILINX的可以，A的不清楚

发表于 2013-1-27 20:51

查下手册

发表于 2013-1-27 23:38

kaiseradler 发表于 2013-1-27 22:48
是你管脚分配有问题。altera的pll输出随便接IO，只有输入有要求。输出没有任何要求 ...

啊？我只是分配到14脚，他就报错了，但是我的板上sdram_clk就是在14脚啊

发表于 2013-1-28 00:13

贴出来看看撒！！！

发表于 2013-1-28 09:04

印象中应该是无解的。PLL是专用的。
如果能解决记得把结果贴出来。

seaundersky · 发表于 2013-1-28 10:18

本帖最后由 jlass 于 2013-1-28 11:05 编辑

kaiseradler 发表于 2013-1-28 09:39
不是。我就是pll输出一个时钟去驱动sdram的clk，就是用的一般的IO，输出没有任何要求 ...

直接使用外部PLL输出肯定没戏，PLL_OUT引脚是专用的，你又没连。
如果你的输入引脚正确的话，可以试试内部PLL输出，然后引导到一个IO口上，作为输出，延时上肯定有影响，就不知道影响有多大了。

https://bbs.21ic.com/icview-195306-1-1.html

登录 · 发表于 2013-1-28 20:51

本帖最后由 seaundersky 于 2013-1-28 21:00 编辑

我用的是特权同学写的代码，只是改了芯片和引脚，代码在附件中，你们帮忙看看
pll例化部分的代码如下：
assign sys_rst_n = sysrst_nr2;
wire sdram_clkr;
//always @(posedge )
assign sdram_clk=sdram_clkr;
//----------------------------------------------

PLL_ctrl uut_PLL_ctrl(
   .areset(pll_rst),
   .inclk0(clk_in),
   .c0(clk_25m),
   .c1(clk_100m),
   .e0(sdram_clkr),  //此处为输出时钟
   .locked(locked)
);

发表于 2013-1-28 20:54

kaiseradler 发表于 2013-1-28 12:51
无语，当然是内部PLL，就倍频到100M，谁会用片子外部的PLL？

内部pll是什么意思？我用一个wire sdram_clk_r ，连到pll例化模块的e0口，然后输出到14脚，这算是外边pll吗

发表于 2013-1-28 21:02

jlass 发表于 2013-1-28 10:18
直接使用外部PLL输出肯定没戏，PLL_OUT引脚是专用的，你又没连。
如果你的输入引脚正确的话，可以试试内部 ...

内部pll应该怎么做呢？
代码我已经贴出来，你帮我看看

发表于 2013-1-28 21:09

kaiseradler 发表于 2013-1-28 12:51
无语，当然是内部PLL，就倍频到100M，谁会用片子外部的PLL？

A是专用管脚么？

发表于 2013-1-29 08:18

seaundersky 发表于 2013-1-28 21:02
内部pll应该怎么做呢？
代码我已经贴出来，你帮我看看

https://bbs.21ic.com/icview-195306-1-1.html

发表于 2013-1-29 10:36

jlass 发表于 2013-1-29 08:18
https://bbs.21ic.com/icview-195306-1-1.html

设置的时候用e0口输出吗？e0好像是外边输出的，还是说用c口，然后连接到普通口的意思。

发表于 2013-1-29 11:28

seaundersky 发表于 2013-1-29 10:36
设置的时候用e0口输出吗？e0好像是外边输出的，还是说用c口，然后连接到普通口的意思。 ...

用C

发表于 2013-1-29 13:39

jlass 发表于 2013-1-29 11:28
用C

谢谢，试了一下，用c口可以

发表于 2013-1-29 13:50

谢谢各位朋友热心解答。

发表于 2013-1-29 17:55

感谢各位的支持

发表于 2013-1-29 22:05

谢谢猴哥支持啊

pll输出能否通过设置全局时钟约束接到普通io口上？

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