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DDR3的CLK和CLK#的端接问题

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mmoliver|  楼主 | 2013-1-27 21:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR3, AN, spartan, 开发板, 电阻
最近看Spartan-6的开发板，发现在DDR3的CLK和CLK#的端接问题上，有两个版本。
一个是SP605中的用100欧姆直接相连，这个和之前我设计的DDR2板子是一样的。

另外一个就是anvet的，是分别用50欧姆电阻上拉到VTT。

这两种哪个是对的呢？想想第二种其实也是100欧姆相连，但是上拉到VTT了。

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沙发
zbhbyc| | 2013-1-28 09:36 | 只看该作者
1.CLK和CLK#之间并上100欧姆的电阻，
2.对于上拉到VTT上的终端匹配电阻，好像都是49.9 1%的电阻

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板凳
drentsi| | 2013-1-28 10:08 | 只看该作者
可用，但不等效，正确的做法是2

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地板
mmoliver|  楼主 | 2013-1-28 10:27 | 只看该作者
drentsi 发表于 2013-1-28 10:08
可用，但不等效，正确的做法是2

为什么不等效呢？能否烦请解释一下？

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5楼
mmoliver|  楼主 | 2013-1-28 10:28 | 只看该作者
kaiseradler 发表于 2013-1-28 09:44
这两个是等效的！因为ddr3的电压应该是clk+1.8V，clk-0v左右。都上拉到VTT=0.9V，相当于在1.8V和0V中间加了 ...

你的想法和我类似，但是DDR3是1.5V，不是1.8V哦

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6楼
drentsi| | 2013-1-28 10:36 | 只看该作者
mmoliver 发表于 2013-1-28 10:27
为什么不等效呢？能否烦请解释一下？

DDR3的输入引脚有直流电平参考基准VTT，实际就是个比较器比较引脚电平和VTT的大小。
方法1是虚拟的中心点，一个引脚1.5V，另外一个0V，这样算来直流电平就是0.75V了，但实际上IO口不能驱动到1.5V和0V，总是差那么一点，而且由于工艺的离散型，这两个IO脚可能不是完全对称的，实际还受温度、电源等影响，最终造成虚拟中心点的滑动，带来的影响就是时钟抖动，降低了稳定性。

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7楼
charlydady| | 2013-1-28 21:12 | 只看该作者
收益了哦。。。。

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8楼
atua| | 2013-1-29 11:37 | 只看该作者
drentsi 发表于 2013-1-28 10:36
DDR3的输入引脚有直流电平参考基准VTT，实际就是个比较器比较引脚电平和VTT的大小。
方法1是虚拟的中心点 ...

实际就是个比较器比较引脚电平和VTT的大小。
~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~这个值得商榷

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