时钟问题

发表于 2013-1-28 21:51

今天碰到一个很邪的问题：输入差分时钟200MHz,调用IP实现280MHz的时钟输出，仿真的时候输入频率居然变为250MHz，输出变为350MHz了，这是为啥呢？
改用其他的输入时钟，50MHz，100MHz,150MHz,180MHz,210MHz都没有问题，可我的板子现在用的时钟就是200MHz的输入，咋办呢，求求各位大侠
芯片用的spartan6系列的,IES12.3平台

发表于 2013-1-29 00:06

仿真？

发表于 2013-1-29 09:20

明空发表于 2013-1-29 00:06
仿真？

是的

发表于 2013-1-29 10:21

没看明白

发表于 2013-1-29 11:12

280/200=350/250；说明PLL没错，200变250不知道你是怎么弄的，是不是PLL输入不接受200M或以上的频率，或者200M时钟波形不好被识别成250了（这个在仿真好象不存在哈），建议用低点的频率来生成280

发表于 2013-1-29 20:31

千里风123 发表于 2013-1-29 11:12
280/200=350/250；说明PLL没错，200变250不知道你是怎么弄的，是不是PLL输入不接受200M或以上的频率，或者2 ...

谢谢回复，spartan6系列的输入时钟是不止200MHz的，我输入210都对，单是输入200MHz就不对

发表于 2013-1-29 23:37

你仿真输入是哪来的，TB？
查查这个，比例是对的，说明时钟模块是对的，你的输入有问题可能性较大

发表于 2013-1-31 19:21

Backkom80 发表于 2013-1-29 23:37
你仿真输入是哪来的，TB？
查查这个，比例是对的，说明时钟模块是对的，你的输入有问题可能性较大 ...

谢谢你的回复。输入就是写test bench，转换成时钟周期，应该没有问题的，其他输入时钟频率下都是正常的。test bench输入周期是5ns，仿真器出来的结果是输入时钟周期是4ns，不管是Isim还是modelsim都是这样。查看IP生成的原语，显示的输入时钟周期一栏是5ns，真心搞不懂是哪的毛病

发表于 2013-1-31 21:42

kaiseradler 发表于 2013-1-31 20:50
testbech写的有问题！这个输入你tb里周期为5ns，就会是5ns。modelsim还能改为4ns？你太搞了。 ...

这也是我觉得很无解的问题啊

发表于 2013-1-31 21:58

建意将TB在查查，
如果你说IP的输入就是错的，TB一定要细细查查，

发表于 2013-2-25 22:46

仿真时问题依旧，在板卡上验证时完全正确，不管了。

[Quartus] 时钟问题

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