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ALtera CYclone 2 io输出低电平1.8V

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楼主
binbin1986|  楼主 | 2013-1-30 16:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
altera, IO, 电平, cyclone, AC
本帖最后由 binbin1986 于 2013-1-30 16:59 编辑

我用EP2C8T144C8 做了一个板，发现BANK2的一个142脚低电平有1.8V，高电平3.3正常，在pin planner 切换了io标准也不行。

红框的引脚有问题，其它脚正常，硬件电路也是一样的


硬件电路

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沙发
binbin1986|  楼主 | 2013-1-31 09:24 | 只看该作者
kaiseradler 发表于 2013-1-30 18:56
因为你加了33欧姆的电阻，所以电阻输出后，电位被抬高.IO口应该是0V，你可以试试 ...

我把电阻取了，直接测IO输出，低电平还是1.8V，和电阻没有关系！我怀疑是FPGA内部的问题，但不知道什么原因会引起这样的问题！

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板凳
jlass| | 2013-1-31 09:41 | 只看该作者
一般是0V的引脚和3.3V的引脚短路造成的。

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地板
GoldSunMonkey| | 2013-1-31 23:18 | 只看该作者
kaiseradler 发表于 2013-1-31 10:53
那估计是内部的晶体管被击穿了，一般不会出现这么高的低电平

:)

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5楼
GoldSunMonkey| | 2013-1-31 23:18 | 只看该作者
kaiseradler 发表于 2013-1-31 10:53
那估计是内部的晶体管被击穿了，一般不会出现这么高的低电平

非常同意啊

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6楼
binbin1986|  楼主 | 2013-2-1 11:05 | 只看该作者
GoldSunMonkey 发表于 2013-1-31 23:18
非常同意啊

不是晶体管的问题，我不用nios，我用verilog实现改引脚的方波输出，高低电平是准的，0V，3.3V，用了我建立的nios工程，下载进去低电平就不准。

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7楼
tangmiao| | 2013-2-1 17:45 | 只看该作者
:lol,NIOS里面你动了什么东西。

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8楼
Backkom80| | 2013-2-5 08:17 | 只看该作者
nios II **肋哈

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9楼
GoldSunMonkey| | 2013-2-5 22:32 | 只看该作者
Backkom80 发表于 2013-2-5 08:17
nios II **肋哈

是呀是呀

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10楼
Backkom80| | 2013-2-6 08:50 | 只看该作者

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11楼
GoldSunMonkey| | 2013-2-13 23:33 | 只看该作者
Backkom80 发表于 2013-2-6 08:50

;P快用ZYNQ

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12楼
Backkom80| | 2013-2-16 09:13 | 只看该作者
GoldSunMonkey 发表于 2013-2-13 23:33
快用ZYNQ

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13楼
yulinyong| | 2013-2-18 17:14 | 只看该作者
GoldSunMonkey 发表于 2013-1-31 23:18
非常同意啊

同意,以前出现过类似情况，管角置低失败，换FPGA后好。

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14楼
binbin1986|  楼主 | 2013-2-27 15:47 | 只看该作者
binbin1986 发表于 2013-1-31 09:24
我把电阻取了，直接测IO输出，低电平还是1.8V，和电阻没有关系！我怀疑是FPGA内部的问题，但不知道什么原 ...

问题已经找到，相邻引脚短路了，一条很细的焊锡捣的鬼，哎！

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