之前一直相不明白，为什么从官网下载的AC97的IP不能跑起来，整个IP就像空壳一样，bit_clk输进去，没有任何信号输出来。从IP的RTL来看，即使是IP不连到CPU的BUS上，只要是综合进FPGA了，当BIT_CLK信号输进IP时，SD_OUT,SYNC就应该有数据和信号输出，但奇怪的是，它们不是为高就是为低，跳都不跳一下，很显然，IP的输出信号并没有成功的输出到管脚上。
后来才发现，原来是约束的问题，看来对于FPGA设计来说，约束真的很重要啊。
下面介绍几种常用的约束语句，以备查阅。
NET "clk0" TNM_NET = "sys_clk_grp"; #在时钟网线clk上附加一个TNM_NET约束，把clk0驱动的所有同步元件定义为一个名为sys_clk的分组
#使用TIMESPEC约束sys_clk_grp的周期
TIMESPEC "TS_ sys_clk_grp " = PERIOD " sys_clk_grp " 9.9 ns HIGH 50 %;#周期9.9ns，HIGH指出时钟周期里的第一个脉冲是高电平，如果是LOW表示是低电平，占空比50％
# FROM_TO用来定义两个逻辑组之间的时序约束
#语法：TIMESPEC "TS_name " = FROM "group1" TO " group2" value;
TIMESPEC "TS_p2s" = FROM "pads" TO "ffs" 10; # pads到ffs延迟10ns
#最大偏移约束MAXSKEW用于说明同一点驱动的时钟信号经过路径传播后，到达两个或多个终点的时间差
NET “AC97_Bit_Clk” MAXSKEW =10ns;
NET tft_wr LOC=C11 | IOSTANDARD = LVCMOS33;
NET clk0 IOSTANDARD = LVCMOS33;#IO电平标准 有LVCMOS25、LVTTL、SSTL2_I、LVDCI_33等
NET sys_rst_in LOC = D6;
NET sys_rst_in PULLUP;# PULLUP、 PULLDOWN上拉和下拉设置
NET sys_rst_in TIG;# TIG(Timing Ignore)不进行时序约束
NET SYNC DRIVE = 8 | SLEW = SLOW;# DRIVE ：最小驱动电流,单位mA,可以有2,4,6,8,12,16这几种模式，。 |
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