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ODDR2 的延时问题

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djqlyy|  楼主 | 2013-1-31 17:04 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR, 信号, 后仿真, 时钟, 引脚
我有两个信号A（地址信号A）和B（数据信号DQ），都有时钟上升沿产生，将A和B经过ODDR2输出至引脚，但后仿真时对照波形发现，信号A经过ODDR2后，延时大概为3.8ns；而信号B经过ODDR2后，延时大概为1.7ns,这样就无法对齐了，不知道怎么办，请高手指点！！！（器件：spartan6 , 测试频率200M

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沙发
shiyinjita| | 2013-2-4 12:50 | 只看该作者
在程序里加一个IODELAY2

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GoldSunMonkey + 2 很给力!
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GoldSunMonkey| | 2013-2-5 22:19 | 只看该作者
shiyinjita 发表于 2013-2-4 12:50
在程序里加一个IODELAY2

肯定要IODELAY来控制延时

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星星之火红 + 5
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drentsi| | 2013-2-6 10:58 | 只看该作者
这个不是IODELAY的问题吧，你看A和B都是经过ODDR2的，按说ODDR2的输出延时应该是非常小的，在同一时钟驱动下，两者的时间差应该非常小。
问题应该是驱动ODDR2的时钟偏移造成的

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5楼
cjhk| | 2013-2-6 20:28 | 只看该作者
通过延时的方式来控制速度过快的信号   这是我的第一感觉   不知道对不对   呵呵

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6楼
GoldSunMonkey| | 2013-2-13 23:38 | 只看该作者
drentsi 发表于 2013-2-6 10:58
这个不是IODELAY的问题吧，你看A和B都是经过ODDR2的，按说ODDR2的输出延时应该是非常小的，在同一时钟驱动 ...

我觉得这个偏差应该可以用IOdelay消除，因为说的不是特别清楚，只能如此判断而已

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7楼
钻研的鱼| | 2013-2-17 11:34 | 只看该作者
drentsi 发表于 2013-2-6 10:58
这个不是IODELAY的问题吧，你看A和B都是经过ODDR2的，按说ODDR2的输出延时应该是非常小的，在同一时钟驱动 ...

也是怀疑驱动的时钟不一致

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