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关于DDR设计的一个问题，急！！！！

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djqlyy|  楼主 | 2013-2-5 16:47 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR, ck, logic, ic, 信号
在设计DDR控制器的时候遇到以下问题：
      在进行DDR读的时候，使用延时了1/4个周期的DQS信号（上升沿和下降沿）DLY_DQS，对DQ数据采样;
      在进行DDR写的时候，使用PLL产生的全局时钟信号CK，产生DQ数据;
      这样一个DQ引脚的ILOGIC和OLOGIC就分别用了两个时钟信号(DLY_DQS,~DLY_DQS，CK,~CK)；

      但问题出现了，布线不成功，通过FPGA EDITOR 发现，每个中ILOGIC的CLK0和OLOGIC的CLK0共用一个开关矩阵资源，这样的话~CK好~DLY_DQS就只有一个信号可以进到IOB中，所以布线不成功，我该怎么办呢，急急急！！！！用的是XILINX SPARTAN6

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沙发
GoldSunMonkey| | 2013-2-5 22:21 | 只看该作者
使用的example design么？

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板凳
drentsi| | 2013-2-6 10:55 | 只看该作者
急也没有用，spartan3系列也是这个现象，一对IOB公用1个OCLK时钟和1个ICLK，spartan6还是老样。
virtex就不同了，每个IOB都是单独的ICLK和OCLK。
解决办法是改PCB重新分配引脚或者是改源代码减少时钟。

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地板
cjhk| | 2013-2-6 20:30 | 只看该作者
静下心来仔细想一想   呵呵   我也是只会说说罢了   还需要不断努力   才能缩短和大家的距离

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5楼
GoldSunMonkey| | 2013-2-7 23:12 | 只看该作者
drentsi 发表于 2013-2-6 10:55
急也没有用，spartan3系列也是这个现象，一对IOB公用1个OCLK时钟和1个ICLK，spartan6还是老样。
virtex就不 ...

谢谢啦。兄弟

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