spartan-6 输入延时实现

只看该作者 · 2013-2-21 18:18

小弟初学xilinx FPGA，先需要使用spartan-6实现输入信号的延时，当调用IODELAY2时出现布线问题，望大神们指教正确的方法或相关实例
代码如下
module delay(rst,datain,dataout);
input datain,rst;
output dataout;
wire dataout;
   IODELAY2 #(
      .COUNTER_WRAPAROUND("STAY_AT_LIMIT"),
      .DATA_RATE("SDR"),
      .DELAY_SRC("IO"),
      .IDELAY2_VALUE(0),
      .IDELAY_MODE("NORMAL"),
      .IDELAY_TYPE("FIXED"),
      .IDELAY_VALUE(200),
      .ODELAY_VALUE(0),
      .SERDES_MODE("NONE"),
      .SIM_TAPDELAY_VALUE(75)
      )
   IODELAY2_U1_inst(
      .BUSY(),
      .DATAOUT(dataout),
      .DATAOUT2(),
      .DOUT(),
      .TOUT(),
      .CAL(1'b0),
      .CE(1'b0),
      .CLK(),
      .IDATAIN(datain),
      .INC(1'b0),
      .IOCLK0(),
      .IOCLK1(),
      .ODATAIN(),
      .RST(rst),
      .T(1'b1)
   );

endmodule