发新帖我要提问
返回列表
打印

用FPGA自带的锁相环(PLL)配置两个时钟是出问题了，求解答???

[复制链接]
1165|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
firstshine|  楼主 | 2013-2-26 20:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, PLL, 时钟, 锁相环, hz
我用FPGA要分配两个时钟，用自带的锁相环(PLL)进行配置。晶振是50Mhz的，分配一个170Mhz的时钟和一个150Mhz的时钟，170M的时钟都对着，到第二个150M的时钟是只能分配到148.75Mhz，请问是怎么回事？为什么不能到150M？
但是如果我用2个锁相环(PLL)分别配置170M和150M就都正确了，这是为什么？？？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
firstshine|  楼主 | 2013-2-26 20:33 | 只看该作者
在线等

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

firstshine

2

主题

10

帖子

0

粉丝