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用FPGA自带的锁相环(PLL)配置两个时钟是出问题了,求解答???

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firstshine|  楼主 | 2013-2-26 20:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
我用FPGA要分配两个时钟,用自带的锁相环(PLL)进行配置。晶振是50Mhz的,分配一个170Mhz的时钟和一个150Mhz的时钟,170M的时钟都对着,到第二个150M的时钟是只能分配到148.75Mhz,请问是怎么回事?为什么不能到150M?
但是如果我用2个锁相环(PLL)分别配置170M和150M就都正确了,这是为什么???

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沙发
firstshine|  楼主 | 2013-2-26 20:33 | 只看该作者
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