CPLD Partition疑问

只看该作者 · 2013-2-28 13:50

<ERROR> F38007: *** Cannot find a Partition.
..... Only 23 percent of all signals are partitioned.

Unpartitioned Signals : ADC_DATA_CH_5_ RN_ADC_DATA_CH_5_ timer_7bit_module_tcount1_3_ timer_7bit_module_tcount1_5_ timer_7bit_module_tcount1_7_ timer_7bit_module_tcount1_10_ timer_7bit_module_tcount1_11_ timer_7bit_module_tcount1_9_ ADC_DATA_CH_6_ RN_ADC_DATA_CH_6_ ADC_DATA_CH_10_ RN_ADC_DATA_CH_10_ ADC_DATA_CH_7_ RN_ADC_DATA_CH_7_ ADC_DATA_CH_8_ RN_ADC_DATA_CH_8_ ADC_DATA_CH_9_ RN_ADC_DATA_CH_9_ ADC_DATA_CH_11_ RN_ADC_DATA_CH_11_ ADC_CS RN_ADC_CS ADC_RD RN_ADC_RD timer_7bit_module_timing_4us clk_cnt_2_ clk_cnt_0_ timer_7bit_module_tcount_6_ inst_rst_t inst_start_t clk_cnt_1_ timer_7bit_module_tcount1_8_ timer_7bit_module_tcount_5_ adc_state_8_ timer_7bit_module_tcount_4_ ADC_A0 RN_ADC_A0 ADC_CONV RN_ADC_CONV ADC_DATA_CHA0_0_ ADC_DATA_CHA0_1_ ADC_DATA_CHA0_2_ ADC_DATA_CHA0_3_ ADC_DATA_CHA0_4_ ADC_DATA_CHA0_5_ ADC_DATA_CHA0_6_ ADC_DATA_CHA0_7_ ADC_DATA_CHA0_8_ ADC_DATA_CHA0_9_ ADC_DATA_CHA0_10_ ADC_DATA_CHA0_11_ ADC_DATA_CHA1_0_ ADC_DATA_CHA1_1_ ADC_DATA_CHA1_2_ ADC_DATA_CHA1_3_ ADC_DATA_CHA1_4_ ADC_DATA_CHA
1_5_ ADC_DATA_CHA1_6_ ADC_DATA_CHA1_7_ ADC_DATA_CHA1_8_ ADC_DATA_CHA1_9_ ADC_DATA_CHA1_10_ ADC_DATA_CHA1_11_ ADC_DATA_CHB0_0_ ADC_DATA_CHB0_1_ ADC_DATA_CHB0_2_ ADC_DATA_CHB0_3_ ADC_DATA_CHB0_4_ ADC_DATA_CHB0_5_ ADC_DATA_CHB0_6_ ADC_DATA_CHB0_7_ ADC_DATA_CHB0_8_ ADC_DATA_CHB0_9_ ADC_DATA_CHB0_10_ ADC_DATA_CHB0_11_ ADC_DATA_CHB1_0_ ADC_DATA_CHB1_1_ ADC_DATA_CHB1_2_ ADC_DATA_CHB1_3_ ADC_DATA_CHB1_4_ ADC_DATA_CHB1_5_ ADC_DATA_CHB1_6_ ADC_DATA_CHB1_7_ ADC_DATA_CHB1_8_ ADC_DATA_CHB1_9_ ADC_DATA_CHB1_10_ ADC_DATA_CHB1_11_ adc_state_7_ adc_state_5_ timer_7bit_module_tcount1_6_ timer_7bit_module_tcount_3_ timer_7bit_module_tcount1_4_ adc_state_2_ adc_state_0_ timer_7bit_module_tcount_2_ adc_state_6_ adc_state_1_ adc_state_4_ timer_7bit_module_tcount_1_ adc_state_3_ timer_7bit_module_tcount1_2_ timer_7bit_module_tcount_0_ timer_7bit_module_tcount1_1_ ads7862_for_clk RN_ads7862_for_clk ads7862_clk_module_ads_count_0_ timer_7bit_module_tcount1_0_ ads7862_clk_module_ads_count_1_ adc_state_9_ v_positive w_negative w_posi
tive u_negative u_positive v_negative
Please check the number of literals.
Please check the clocks.
*** Report Generator invoked.
*** Report Generator end.

<ERROR> Fitting failure. Processing aborted.
<ERROR> ERROR count 1 WARNING count 1 .

只看该作者 · 2013-2-28 13:50

本帖最后由 chenzhi658 于 2013-2-28 13:51 编辑

P_interface:       PROCESS(ADC_CLK,ADC_RST,CS_MFC,RD)
      BEGIN
      IF ADC_RST='0' THEN
            ADC_DATA_CH<="000000000000";
      ELSIF rising_edge(ADC_CLK) THEN
            IF (CS_MFC ='0' AND RD='0') THEN
                     IF A1_5="100" THEN
                              ADC_DATA_CH<=ADC_DATA_CHA0;
                     ELSIF A1_5="101" THEN
                              ADC_DATA_CH<=ADC_DATA_CHA1;
                     ELSIF A1_5="110" THEN
                              ADC_DATA_CH<=ADC_DATA_CHB0;
                     ELSIF A1_5="111" THEN                            屏蔽一个IF及以上就正常通过布线
                              ADC_DATA_CH<=ADC_DATA_CHB1;
                     END IF;
            END IF;
      END IF;
      END PROCESS;
      u_positive<=u0_positive;
      u_negative<=u0_negative;
      v_positive<=v0_positive;
      v_negative<=v0_negative;
      w_positive<=w0_positive;
      w_negative<=w0_negative;
end behaviour;

只看该作者 · 2013-2-28 13:56

是不是CPLD这边的某个逻辑或扇区不足？求怎么改呢？？？
我这个纯粹的C语言，没有底层逻辑思想！！！求指教啊

CPLD Partition疑问

相关下载

相关帖子

技术高手奖章

常驻人口

涓涓之细流