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随着FPGA(Field Programmable Gate Array)容量、功能以及可靠性的提高，其 在现代数字通信系统中的应用日渐广泛。采用FPGA设计数字电路已经成为数字电路系统领域的主要设计方式之一。在信号的处理和整个系统的控制中，FPGA 不但能大大缩减电路的体积，提高电路的稳定性，而且其先进的开发工具使整个系统的设计调试周期大大缩短。本文结合作者的经验和体会，指出FPGA设计中的 一些难点问题，分析问题产生的原因并给出解决方案，有利于FPGA设计者少走弯路，在较短的时间内掌握FPGA设计技术。 １ FPGA设计流程 FPGA设计大都采用自顶向下的设计流程，大体上分为设计说明书、设计输入、综合、功能仿真(前仿真)、逻辑实现、时序仿真(后仿真)、配置下载等七个步骤，设计流程如图１所示。 ２ FPGA设计的核心问题 ２．１ 时钟设计 在任何数字电路设计中，可靠的时钟是非常关键的。时钟一般可分为全局时钟、门控时钟和多级逻辑时钟等几种类型。 ２．１．１ 全局时钟 全局时钟或同步时钟是最简单、可靠的时钟。在FPGA设计中时钟的最好解决方案 是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计中的每一个时序器件，只要有可能就应尽量在设计项目中采用全局时钟。FPGA都具有专门的全局时 钟引脚，它直接连到器件中的每一个寄存器。在器件中，这种全局时钟能提供最短的时钟延时(数据输入到数据到达输出的时间)。图２是全局时钟的一个实例。
２．１．２ 门控时钟 在许多应用中，都采用外部的全局时钟是不实际的，通常要用阵列时钟构成门控时 钟。门控时钟常常同微处理器接口有关，每当用组合函数钟控触发器时，通常都存在着门控时钟。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作： (１)驱动时钟的逻辑必须只包含一个"与"门或"或"门；(２)逻辑门的一个输入是实际的时钟，而该逻辑门的所有其它输入必须是地址或控制线，它们约束时 钟的建立和保持时间。当然也可以将门控时钟转换成全局时钟以改善设计项目的可靠性。 ２．１．３ 多时钟系统 许多应用要求在同一个FPGA内采用多个时钟，比如两个异步微处理器之间的接口 或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间，所以引进了附加的定时约束条件，将某些异步信号同步化。在许多系统中只 将异步信号同步化是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，最好的解决办法是将所有非同源时钟同步化。使 用FPGA内部的锁相环(PLL)模块是一个很好的方法。如果不用PLL，当两个时钟的频率比是整数时，同步的方法比较简单；当两个时钟的频率比不为整数 时，处理方法要复杂得多。这时需要使用带使能端的Ｄ触发器，并引入一个高频时钟来实现。 ２．１．４ 时钟歪斜 时钟歪斜是FPGA设计中最严重的问题之一。电路中控制各元件同步运行的时钟源 到各元件的距离相差很大，时钟歪斜就是在系统内不同元件处检测到有效的时钟跳变沿所需的时间差异。为了保证各个元件的建立保持时间，歪斜必须足够小。若歪 斜的程度大于从一边缘敏感存储器的输出到下一级输入的延迟时间，就能使移位寄存器的数据丢失，使同步计数器输出发生错误，故必须设法消除时钟歪斜。减少时 钟歪斜的方法有以下几种：(１)采用适当的时钟缓冲器，或者在边缘敏感器件的输出与其馈给的任何边缘敏感器件输入端之间加入一定的延迟以减小歪斜。(２) 严重的时钟歪斜往往是由于在FPGA内的时钟及其它全局控制线(如复位线)使负载过重造成的，在信号线上接一串线形缓冲器，使驱动强度逐步增大，可以消除 时钟歪斜。(３)在受时钟控制的部件之后分别接入缓冲器，并在两个缓冲器输出端之间接一平衡网络。(４)采用FPGA内的ＰＬＬ模块可以对输入时钟进行很 好的分频和倍频，从而使时钟歪斜减到最低程度。 ２．２ 毛刺信号及其消除 在组合逻辑电路中，信号要经过一系列的门电路和信号变换。由于延迟的作用使得当 输入信号发生变化时，其输出信号不能同步地跟随输入信号变化，而是经过一段过渡时间后才能达到原先所期望的状态。这时会产生小的寄生毛刺信号，使电路产生 瞬间的错误输出，造成逻辑功能的瞬时紊乱。在FPGA内部没有分布电感和电容，无法预见的毛刺信号可通过设计电路传播，从而使电路出现错误的逻辑输出。 任何组合电路、反馈电路和计数器都可能是潜在的毛刺信号发生器。毛刺并不是对所有输入都有危害，如触发器的Ｄ输入端，只要毛刺不出现在时钟的上升沿并满足数据的建立保持时间，就不会 对系统造成危害。而当毛刺信号成为系统的启动信号、控制信号、握手信号，触发器的清零信号(ＣＬＥＡＲ)、预置信号(ＰＲＥＳＥＴ)、时钟输入信号 (ＣＬＫ)或锁存器的输入信号就会产生逻辑错误。任何一点毛刺都可能使系统出错，因此消除毛刺信号是FPGA设计中的一个重要问题。毛刺问题在电路连线上 是找不出原因的，只能从逻辑设计上采取措施加以解决。消除毛刺的一般方法有以下几种： (１)利用冗余项消除毛刺 函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。因此竞争是动态过程，它发生在输入变量变化时。此时，修改卡诺图，增加多余项，在卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。 (２)取样法 由于冒险出现在变量发生变化的时刻，如果待信号稳定之后加入取样脉冲，那么就只有在取样脉冲作用期间输出的信号才能有效。这样可以避免产生的毛刺影响输出波形。 (３)吸收法 增加输出滤波，在输出端接上小电容Ｃ可以滤除毛刺，如图３所示。但输出波形的前后沿将变坏，在对波形要求较严格时，应再加整形电路，该方法不宜在中间级使用。
４)延迟办法 因为毛刺最终是由于延迟造成的，所以可以找出产生延迟的支路。对于相对延迟小的支路，加上毛刺宽度的延迟可以消除毛刺。但有时随着负载增加，毛刺会继续出现，因而这种方法也是有局限性的。而且采用延迟线的方法产生延迟更会由于环境温度的变化而使系统变不可靠。 (５)锁存办法 当计数器的输出进行相"与"或相"或"时会产生毛刺。随着计数器位数的增加，毛刺的数量和毛刺的种类也会越来越复杂。毛刺在计数器电路输出中的仿真结果如图４所示，从图中可发现有毛刺出现。此时，可通过在输出端加Ｄ触发器加以消除。接Ｄ触发器后仿真结果如图５所示。
从图５可以看到，数据中的毛刺被明显消除。当FPGA输出有系统内其它部分的边沿或电平敏感信号时，应在输出端寄存那些对险象敏感的组合输出。对于异步输 入，可通过增加输入寄存器确保满足状态机所要求的建立和保持时间。对于一般情况下产生的毛刺，可以尝试用Ｄ触发器来消除。但用Ｄ触发器消除时，有时会影响 到时序，需要考虑很多问题。所以要仔细地分析毛刺产生的来源和毛刺的性质，采用修改电路或其它办法来彻底消除。 ２．３ FPGA中的延时设计 当需要对电路中的某一信号作一段延时时，可在信号后串接一些"非门"或其它门电 路。但在FPGA中，开发软件会在综合设计时将这些门当作冗余逻辑去掉，达不到延时的效果。用ＡＬＴＥＲＡ公司的ＭＡＸＰＬＵＳＩＩ开发FPGA时，可以 通过插入ＬＣＥＬＬ原语或调用延时线模块来产生一定的延时。但这样形成的延时在FPGA芯片中并不稳定，会随温度等外部环境的改变而改变，这样会影响 FPGA的性能。因此，可以用高频时钟来驱动一移位寄存器，需要延时的信号作为数据输入，按所需延时正确设置移位寄存器的级数，移位寄存器的输出即为延时 后的信号。此方法产生的延时信号有误差，误差大小由高频时钟的周期来决定。对于数据信号的延时，在输出端用数据时钟对延时后的信号重新采样，就可以消除误 差。当然，当所需延时较长时，这样做比较浪费资源。此外，用ＶＨＤＬ语言进行FPGA设计时，不能用ａｆｔｅｒ语句来实现延时，因为目前的综合工具还不能 做到如此精确的延时，即程序中的ａｆｔｅｒ语句不能被综合。 ２．４ FPGA中的同步电路设计 ２．４．１ 同步电路与异步电路 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制 信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的 电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发 器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。 下面介绍一下建立保持时间的问题。建立时间(ｔｓｕ)是指在触发器的时钟上升沿到来以前，数据稳 定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(ｔｈ)是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。如 果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。建立保持时间时序图如图６所示。
例如，从Ｄ触发器的Ｑ输出端直接馈给另一触发器的Ｄ输入端时，第一个Ｄ触发器能满足建立保持时间，但是到第二个Ｄ触发器的延迟就可能不足以满足第二个触发 器对保持时间的要求，此时就会出现逻辑错误，当时钟出现歪斜时错误更加严重。解决办法是在第一个触发器Ｑ端加一缓冲器，如图７所示。这样就能满足第二个触 发器的时序要求。另外还可采用一个低驱动强度的源Ｄ型触发器而不加缓冲来解决，高的相对扇出有助于改进保持时间。
同步数字电路系统在当今是占绝对优势的，工程师常用它设计所有能想象到的数字电路，其频率可以从直流到几ＧＨｚ。同步电路与异步电路相比有以下优点： (１)同步电路能在温度、电压、过程等参数变化的情况下保持正常的工作，而异步电路的性能通常和环境温度、工作电压以及生产过程有关。 (２)同步电路具有可移植性，易于采用新技术或更先进的技术，而异步电路很难重用和维护。 (３)同步电路能简化两个模块之间的接口，而异步电路需要握手信号或令牌标记才能确保信号的完整性。 (４)用Ｄ触发器或寄存器设计同步电路，可以消除毛刺和同步内部歪斜的数据。而异步电路就没有这个优点，且很难进行模拟和排错，也不能得到很好的综合。 同步电路也有缺点，因为需要时序器件，它与异步电路相比将会消耗更多的逻辑门资源。虽然异步电路速度较快且电源消耗较少，但由于现在的FPGA芯片已做到几百万门，故不必太在意这一点。笔者建议尽量避免用异步电路而采用同步电路进行设计。 ２．４．２ 用流水线技术提高同步电路的速度 同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。在讨论同步电路的运行速度之前，先看看电路的数据传输模型，如图８所示。
Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间；Ｔｄｅｌａｙ是组合逻辑的延时；Ｔｓｅｔｕｐ是Ｄ触发器的建立时间。假设 数据已被时钟打入Ｄ触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Ｔｃｏ，经过组合逻辑的延时时间为Ｔｄｅｌａｙ，然后到达第二个触发器的 Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Ｔｃｏ＋Ｔｄｅｌａｙ＋Ｔｓｅｔｕｐ，也就是说最小的时钟周期 Ｔｍｉｎ＝Ｔｃｏ＋Ｔｄｅｌａｙ＋Ｔｓｅｔｕｐ，即最快的时钟频率Ｆｍａｘ＝１／Ｔｍｉｎ。FPGA开发软件也是通过这种方法来计算系统最高运行速度 Ｆｍａｘ。因为Ｔｃｏ和Ｔｓｅｔｕｐ是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延时时间Ｔｄｅｌａｙ，所以说缩短触发器间组合逻辑的延时 时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能 提高电路的工作频率。可以将较大的组合逻辑分解为较小的Ｎ块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可 以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一 个时钟周期实现，采用流水线技术插入触发器后，可用Ｎ个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延 时，另外硬件面积也会稍有增加。 | 
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