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sys_reset复位信号的写法--提高可靠性

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DragonKing88|  楼主 | 2013-3-7 13:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
以下代码创建一个称为sys_reset 的新复位信号,其已经与我们的系统时钟 sys_clk 同步化。在异步逻辑采样时会产生亚稳定性问题。我们应该明白无法直接将异步信号馈送到我们的同步逻辑中。然而,我们可以采用与阶梯的前几级进行了‘与’运算的梯形采样降低此问题的发生几率。
data_proc : PROCESS (sys_clk)
BEGIN
if rising_edge(sys_clk) then
reset_1 <= reset;
reset_2 <= reset_1 and reset;
sys_reset <= reset_2 and reset_1
and reset;
end if;
if rising_edge(sys_clk) then
if (sys_reset = '1') then
data_in <= '0';
else
data_in <= serial_in;
end if;
end if;
END PROCESS data_proc;

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沙发
GoldSunMonkey| | 2013-3-7 15:06 | 只看该作者
嗯,不错,感谢分享

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板凳
qin552011373| | 2013-3-7 20:08 | 只看该作者
学习了

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地板
GoldSunMonkey| | 2013-3-8 21:27 | 只看该作者
qin552011373 发表于 2013-3-7 20:08
学习了

写的不错,兄弟

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5
liyshen| | 2013-3-28 15:06 | 只看该作者
这是同步复位同步释放。其实也可以做成异步复位同步释放的

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6
ifpga| | 2013-3-28 15:33 | 只看该作者
纯同步复位,某些情况下会出问题的

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7
jakfens| | 2013-3-28 15:50 | 只看该作者
:lol 看看 vhdl要慢慢看

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8
GoldSunMonkey| | 2013-3-28 18:09 | 只看该作者
jakfens 发表于 2013-3-28 15:50
看看 vhdl要慢慢看

欢迎你常来看看

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9
jakfens| | 2013-3-29 09:34 | 只看该作者
GoldSunMonkey 发表于 2013-3-28 18:09
欢迎你常来看看

:L 和我客氣啥

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10
GoldSunMonkey| | 2013-3-29 22:38 | 只看该作者
jakfens 发表于 2013-3-29 09:34
和我客氣啥

都是兄弟嘛

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