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fpga控制68013

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wangzsa|  楼主 | 2013-3-17 13:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
要让68013工作于slave fifo模式下,IFCONFIG的寄存器的IFCFG1:0=11,应该怎么设置IFCONFIG的寄存器的IFCFG1:0=11呀?
沙发
zhuww| | 2013-3-17 13:26 | 只看该作者
查一下TRM,里面有的

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zhanglli| | 2013-3-17 13:30 | 只看该作者

只说是个寄存器,但是不知道怎么用verilog语言进行地址赋值???

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wangzsa|  楼主 | 2013-3-17 13:34 | 只看该作者
zhanglli 发表于 2013-3-17 13:30
只说是个寄存器,但是不知道怎么用verilog语言进行地址赋值???

是啊

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lium| | 2013-3-17 13:36 | 只看该作者
查手册呗

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wangzsa|  楼主 | 2013-3-17 13:39 | 只看该作者
那么大一个手册,不知道怎么查呀??、

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7
zhuww| | 2013-3-17 13:44 | 只看该作者
:L

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lium| | 2013-3-17 13:46 | 只看该作者
68013工作在Slave FIFO模式,控制无非就那十几根与FPGA相连的引脚,可以查一下编程手册,里面有详尽的说明,希望对你有帮助。

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9
wangzsa|  楼主 | 2013-3-17 13:50 | 只看该作者
这个……怎么解释……

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10
wangzsa|  楼主 | 2013-3-17 13:52 | 只看该作者
IFCLK:FX2输出的时钟,可做为通讯的同步时钟;
FLAGA,FLAGB,FLAGC,FLAGD:FX2输出的FIFO状态信息,如满,空等;
SLCS:FIFO的片选信号,外部逻辑控制,当SLCS输出高时,不可进行数据传输;
SLOE:FIFO输出使能,外部逻辑控制,当SLOE无效时,数据线不输出有效数据;
SLRD:FIFO读信号,外部逻辑控制,同步读时,FIFO指针在SLRD有效时的每个IFCLK的上升沿递增,异步读时,FIFO读指针在SLRD的每个有效—无效的跳变沿时递增;
SLWR:FIFO写信号,外部逻辑控制,同步写时,在SLWR有效时的每个IFCLK的上升沿时数据被写入,FIFO指针递增,异步写时,在SLWR的每个有效—无效的跳变沿时数据被写入,FIFO写指针递增;
PKTEND:包结束信号,外部逻辑控制,在正常情况下,外部逻辑向FX2的FIFO中写数,当写入FIFO端点的字节数等于FX2固件设定的包大小时,数据将自动被打成一包进行传输,但有时外部逻辑可能需要传输一个字节数小于FX2固件设定的包大小的包,这时,它只需在写入一定数目的字节后,声明此信号,此时FX2硬件不管外部逻辑写入了多少字节,都自动将之打成一包进行传输;
FD[15:0]:数据线;
FIFOADR[1:0]:选择四个FIFO端点的地址线,外部逻辑控制。
应该就是这几个引脚,这个IFCLK用不用呀?应该怎么设置呀?

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11
llia| | 2013-3-17 13:55 | 只看该作者
看看数据参考手册第9章slave FIFO,硬件怎么接,怎么写firmware都有写。呵呵,不过要花点时间看看

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wangzsa|  楼主 | 2013-3-17 13:58 | 只看该作者

当时设计板子时把68013的slcs引脚连接到了fpga的input引脚上了,不知道这个有影响吗?我

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wangpe| | 2013-3-17 14:01 | 只看该作者
你不就想用fpga控制这个68013往pc上传送数据嘛

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guoyt| | 2013-3-17 14:20 | 只看该作者
个问题简单,你用示波器看一下SLCS引脚,看有无电平变化。如果没有的话,查一下原因

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hanwe| | 2013-3-17 14:21 | 只看该作者
干脆飞一线

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wangzsa|  楼主 | 2013-3-17 22:05 | 只看该作者

我就是想知道那个slcs在slave fifo状态中用不用对它进行控制呀?

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wangpe| | 2013-3-17 22:07 | 只看该作者
用吧

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wangzsa|  楼主 | 2013-3-17 22:11 | 只看该作者
哦,我知道了。多谢

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