我检测一个信号上升沿之后，想保持输出一直为高电平，怎么做呢？因为后续电路想让它一直为高电平。。。我是不是可以在边缘检测电路中增加一个操作，把一个寄存器置为1.
module VREF_posedge_detection (
input LLC,
input rst_n,
input VREF,
output o_rising_edge
);
reg VREF_in0;
reg VREF_in1;
assign o_rising_edge = ~VREF_in0 & VREF_in1;
always@(posedge LLC or negedge rst_n) begin
if (!rst_n) begin
VREF_in0 <= 1'b0;
VREF_in1 <= 1'b0;
end
else begin
VREF_in0 <= VREF_in1;
VREF_in1 <= i_data_in;
end
end
endmodule
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