Xilinx器件的LVDS引脚分配问题

发表于 2013-3-18 18:49

请教各位大虾，我之前做A家的Clyclone III，在分配LVDS的引脚的时候，单端输出信号必须和LVDS引脚间隔几个PAD，否则分配引脚的时候会报错。
现在用Spartan 6，在PlanAhead中分配引脚的时候没有发现这个问题，就是单端信号直接和LVDS信号相邻都没有报错。我就不知道是X家的芯片本来就不需要间隔，还是软件里面没有报错而已。

发表于 2013-3-19 09:35

X家的，除了LVDS输出必须在相应的BANK外，其他的要求就没有了。LVDS接口中，分为ture LVDS和等效LVDS（需要并联电阻）

发表于 2013-3-19 13:40

恩，嘻嘻，是的，只需同一对lvds在相同bank，并且用同一对的lvds的IO就可以了

发表于 2013-3-19 14:31

zbhbyc 发表于 2013-3-19 09:35
X家的，除了LVDS输出必须在相应的BANK外，其他的要求就没有了。LVDS接口中，分为ture LVDS和等效LVDS（需要 ...

对头

发表于 2013-3-19 14:31

Backkom80 发表于 2013-3-19 13:40
恩，嘻嘻，是的，只需同一对lvds在相同bank，并且用同一对的lvds的IO就可以了 ...

最近忙什么呢

发表于 2013-3-19 14:34

发表于 2013-3-19 14:35

GoldSunMonkey 发表于 2013-3-19 14:31
最近忙什么呢

忙算法，多天线合并的算法老板不是太满意，前些日子天天催死我们了，今天才好点，忙里偷闲上来转转，
呵呵

发表于 2013-3-19 14:53

Backkom80 发表于 2013-3-19 14:35
忙算法，多天线合并的算法老板不是太满意，前些日子天天催死我们了，今天才好点，忙里偷闲上来转转，
呵 ...

我以为你不管我了。

发表于 2013-3-19 22:16

GoldSunMonkey 发表于 2013-3-19 14:53
我以为你不管我了。

怎么会呢？他不会不要你的

发表于 2013-3-20 08:02

GoldSunMonkey 发表于 2013-3-19 14:53
我以为你不管我了。

呵呵，

发表于 2013-3-21 21:42

:lol

Xilinx器件的LVDS引脚分配问题

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