发新帖我要提问
返回列表
打印

Xilinx器件的LVDS引脚分配问题

[复制链接]
4992|10
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
mmoliver|  楼主 | 2013-3-18 18:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
LVDS, 引脚, 器件, XILINX, 信号
请教各位大虾，我之前做A家的Clyclone III，在分配LVDS的引脚的时候，单端输出信号必须和LVDS引脚间隔几个PAD，否则分配引脚的时候会报错。
现在用Spartan 6，在PlanAhead中分配引脚的时候没有发现这个问题，就是单端信号直接和LVDS信号相邻都没有报错。我就不知道是X家的芯片本来就不需要间隔，还是软件里面没有报错而已。

使用特权

评论回复 赏

相关下载

相关帖子
沙发
zbhbyc| | 2013-3-19 09:35 | 只看该作者
X家的，除了LVDS输出必须在相应的BANK外，其他的要求就没有了。LVDS接口中，分为ture LVDS和等效LVDS（需要并联电阻）

使用特权

评论回复 赏
板凳
Backkom80| | 2013-3-19 13:40 | 只看该作者
恩，嘻嘻，是的，只需同一对lvds在相同bank，并且用同一对的lvds的IO就可以了

使用特权

评论回复 赏
地板
GoldSunMonkey| | 2013-3-19 14:31 | 只看该作者
zbhbyc 发表于 2013-3-19 09:35
X家的，除了LVDS输出必须在相应的BANK外，其他的要求就没有了。LVDS接口中，分为ture LVDS和等效LVDS（需要 ...

对头

使用特权

评论回复 赏
5楼
GoldSunMonkey| | 2013-3-19 14:31 | 只看该作者
Backkom80 发表于 2013-3-19 13:40
恩，嘻嘻，是的，只需同一对lvds在相同bank，并且用同一对的lvds的IO就可以了 ...

最近忙什么呢

使用特权

评论回复 赏
6楼
Backkom80| | 2013-3-19 14:34 | 只看该作者

使用特权

评论回复 赏
7楼
Backkom80| | 2013-3-19 14:35 | 只看该作者
GoldSunMonkey 发表于 2013-3-19 14:31
最近忙什么呢

忙算法，多天线合并的算法老板不是太满意，前些日子天天催死我们了，今天才好点，忙里偷闲上来转转，
呵呵

使用特权

评论回复 赏
8楼
GoldSunMonkey| | 2013-3-19 14:53 | 只看该作者
Backkom80 发表于 2013-3-19 14:35
忙算法，多天线合并的算法老板不是太满意，前些日子天天催死我们了，今天才好点，忙里偷闲上来转转，
呵 ...

我以为你不管我了。

使用特权

评论回复 赏
9楼
wmsk| | 2013-3-19 22:16 | 只看该作者
GoldSunMonkey 发表于 2013-3-19 14:53
我以为你不管我了。

怎么会呢？他不会不要你的

使用特权

评论回复 赏
10楼
Backkom80| | 2013-3-20 08:02 | 只看该作者
GoldSunMonkey 发表于 2013-3-19 14:53
我以为你不管我了。

呵呵，

使用特权

评论回复 赏
11楼
GoldSunMonkey| | 2013-3-21 21:42 | 只看该作者
:lol

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

mmoliver

15

主题

83

帖子

2

粉丝