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大型设计中FPGA 的多时钟设计策略详解

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lxAPP|  楼主 | 2013-3-19 22:26 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 时钟, AC, FPGA设计, 布线
利用FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。
2093-3872-fpga-timing.pdf (210.83 KB)

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GoldSunMonkey| | 2013-3-19 22:37 | 只看该作者
感谢您的分享啊

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honglin_aq| | 2013-4-7 14:57 | 只看该作者
感谢

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ifpga| | 2013-4-8 09:47 | 只看该作者
好东西，谢谢！

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