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看到一个题，数据在时钟上升沿变化 检测这个数据的方法

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楼主
cuianbin|  楼主 | 2013-3-21 10:03 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
时钟, ge, AC, BCD, edge
检测ABCD 四个数据 ，时序图如下

1.用时钟下降沿检测。
2.把时钟移向180° 对齐数据中间部分 再取样
3.用上升沿直接检测

试评价下这三种检测方法。





我先说下我的理解 1. alway@（negedge clk ）  尽量不要使用 ，因为 时钟下降沿 并不陡峭，抖动也大。
                              2.这种方法 是可取的
                              3.建立时间不满足。

不知道我的分析对不对

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沙发
ifpga| | 2013-3-21 10:12 | 只看该作者
ABCD四个信号如果是FPGA内部信号
最简单的是第三种

如果是外部信号
最好的是，第二种， 加时序约束

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板凳
Backkom80| | 2013-3-21 10:37 | 只看该作者
楼上分析的很对，顶一个，


内部的，直接上升沿，做周期约束就可以保证时序
端口的，需从系统级分析时序，可以用offset约束，你画的只是一个理论时序，和实际工作时序有此区别

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地板
cuianbin|  楼主 | 2013-3-21 11:22 | 只看该作者
Backkom80 发表于 2013-3-21 10:37
楼上分析的很对，顶一个，

我仔细想了想，想不通为什么内部就可以用上升沿采样（虽然Modelsim 仿真时可能）。如果两组寄存器级联在一起，时钟走全局网络，也就是没有skew，第一组寄存器产生这些数据中的一组，比如A ，另一组负责采样，也应该不行吧，如何做周期约束呢？

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5楼
cuianbin|  楼主 | 2013-3-21 12:28 | 只看该作者




从功能仿真来看，不能理解 为什么 能正确锁存。。。建立时间好像根本满足不了啊   

RTL.jpg (15.98 KB )

RTL.jpg

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6楼
ifpga| | 2013-3-21 12:34 | 只看该作者
寄存器输出有 TCO
布线有延时
所以，如果是内部信号 建立时间是没有问题的
但如果延时太长，可能会出现 Hold Time 出问题

而你在Modelsim里做的是功能仿真，是看不到这些内部延时的

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7楼
jakfens| | 2013-3-21 13:01 | 只看该作者
:lol学习了  我还以为上升沿适合所有呢

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8楼
cuianbin|  楼主 | 2013-3-21 14:24 | 只看该作者
ifpga 发表于 2013-3-21 12:34
寄存器输出有 TCO
布线有延时
所以，如果是内部信号 建立时间是没有问题的

1.嗯 中午我手工画了下时序图，加上TCO，是可以满足建立时间的，但是仅限于内部寄存器的输出，对于外部信号data_in的变化，还是不要跟时钟上升沿同步变化，一定要满足建立时间才行。

2. 如果延时太长，应该是建立时间不满足Tco+Tdelay+Tsu<=Tclock   两级触发器之间的逻辑延迟和布线延迟 如果过大，数据的Tsu 就小了。
3.hold time 不满足的情况下，很少，除非时钟skew 太大，而一般走全局时钟的话，可以忽略不计。

4. 我从来没有做过时序约束，但是看了很多这方面的东西，道理也明白一些，但缺的就是实践。唉。。。。因为板子不是很高速，看一下Timequest  也没有出过什么问题，就一直觉得没有做的必要。。。

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9楼
GoldSunMonkey| | 2013-3-21 21:32 | 只看该作者
大家讨论的很热烈啊

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10楼
cuianbin|  楼主 | 2013-3-21 22:31 | 只看该作者
GoldSunMonkey 发表于 2013-3-21 21:32
大家讨论的很热烈啊

准备结贴了 ！

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11楼
cuianbin|  楼主 | 2013-3-21 22:32 | 只看该作者
汗 好像 明天才能结

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12楼
GoldSunMonkey| | 2013-3-23 22:39 | 只看该作者
cuianbin 发表于 2013-3-21 22:31
准备结贴了 ！

没赶上加分

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xjsxjtu + 4
13楼
xjsxjtu| | 2013-3-23 22:59 | 只看该作者
GoldSunMonkey 发表于 2013-3-23 22:39
没赶上加分

猴哥，别哭

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