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求教关于VHDL和Verilog HDL的问题

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pangning7085|  楼主 | 2013-3-21 20:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, VHDL, 编写, 功能模块, VerilogHDL
求高人指点：可不可以把verilog HDL编写的功能模块和VHDL编写的功能模块在顶层电路中连接起来，实现相应的功能呢？还望论坛里的前辈不吝赐教，非常感谢……

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沙发
ifpga| | 2013-3-21 20:12 | 只看该作者
可以，但是我没用过

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板凳
28182900| | 2013-3-21 20:27 | 只看该作者
我感觉应该可以

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地板
pangning7085|  楼主 | 2013-3-21 20:32 | 只看该作者
ifpga 发表于 2013-3-21 20:12
可以，但是我没用过

谢谢。我现在很纠结：自己之前学过VHDL，但是两年没用有点忘了。现在用FPGA做课题，找了一个程序，框架是用Verilog HDL写的，看了一下感觉不是很难，所以就直接摸索着完善了，还没有调试不知能否正常工作，另外还一些模块只能自己用VHDL写了，怕到时不兼容，就麻烦了。。。。。。

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5楼
ifpga| | 2013-3-21 20:35 | 只看该作者
肯定可以的
网上搜一下
如果真不行，可以把模块生成网表
在其它地方调用
就跟你用A/X的IP core 是一样的
你肯定不知道他们是拿什么语言写的
但是哪种语言都可正常调用它

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6楼
pangning7085|  楼主 | 2013-3-21 21:11 | 只看该作者
ifpga 发表于 2013-3-21 20:35
肯定可以的
网上搜一下
如果真不行，可以把模块生成网表

谢谢您！我放心啦~

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7楼
pangning7085|  楼主 | 2013-3-21 21:11 | 只看该作者
28182900 发表于 2013-3-21 20:27
我感觉应该可以

谢谢您~~

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8楼
GoldSunMonkey| | 2013-3-21 21:20 | 只看该作者
可以，完全可以啊

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9楼
pangning7085|  楼主 | 2013-3-24 10:20 | 只看该作者
GoldSunMonkey 发表于 2013-3-21 21:20
可以，完全可以啊

谢谢您，我放心啦~

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10楼
fanfanjwj| | 2013-3-27 14:09 | 只看该作者
GoldSunMonkey 发表于 2013-3-21 21:20
可以，完全可以啊

用两种语言写综合的时候会不会出现一些未知的错误。。。。

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11楼
fpga_ic_design| | 2013-3-27 15:10 | 只看该作者
不会有问题。
语言只是描述方式而已
你VHDL verilog netlist 一起编都不会有问题

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12楼
zbhbyc| | 2013-3-27 16:49 | 只看该作者
可以一起的，我用过的

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13楼
qin552011373| | 2013-3-27 23:13 | 只看该作者
原来可以这样用

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14楼
GoldSunMonkey| | 2013-3-27 23:18 | 只看该作者
qin552011373 发表于 2013-3-27 23:13
原来可以这样用

肯定的啊

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15楼
GoldSunMonkey| | 2013-3-27 23:18 | 只看该作者
zbhbyc 发表于 2013-3-27 16:49
可以一起的，我用过的

嘿嘿，是呀

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