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virtex-6 ml605 怎样读写DDR3?

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沙发
ifpga| | 2013-3-22 19:29 | 只看该作者
肯定是在FPGA 内部用 IP core 啊
哪里会有什么 DDR 接口芯片

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j22718282 2013-3-22 21:58 回复TA
谢谢。DDR IP core端口好多 时序好复杂 
板凳
ymind| | 2013-3-22 21:12 | 只看该作者
FPGA硬件需支持DDR3 PHY的I/O.
FPGA里实现DDR3 controller。(一般是购买成熟IP)
用FPGA里的CPU或硬逻辑操作DDR3 controller.

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j22718282 2013-3-22 21:59 回复TA
谢谢,感觉好难控制controller 
地板
j22718282|  楼主 | 2013-3-22 22:52 | 只看该作者
ifpga 发表于 2013-3-22 19:29
肯定是在FPGA 内部用 IP core 啊
哪里会有什么 DDR 接口芯片

在...\ipcore_dir\mig_39 ,即DDR IP core文件夹里有下面三个文件夹,里面有一些.v文件,那些.v文件有什么用?

例如在...\ipcore_dir\mig_39\user_design\rtl\controller文件夹下有下图所示.v文件,这些是给用户使用的工具吗?


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gnr_zhao| | 2013-3-22 23:40 | 只看该作者
j22718282 发表于 2013-3-22 22:52
在...\ipcore_dir\mig_39 ,即DDR IP core文件夹里有下面三个文件夹,里面有一些.v文件,那些.v文件有什 ...

example_design是用来仿真用的,包含testbench和user接口模块
user_design是用来添加user接口debug用的
你看一下par文件夹下面的readme,会知道如何生成完整的工程,我感觉你还有很多东西要看

借楼主的地方请教一下
我在使用ML507实现ddr2,使用mig3.61,我在example_design中将用户接口模块换成自己的,仿真没问题但是在user_design中加入自己的用户接口,chipscope始终看不到phy_init_done拉高。我使用的的是ML507上提供的33m的单端时钟,制作了200m和266m两个时钟。ucf用的是mig生成的ucf。
我现在感觉ucf好像不适用于ML507,但是不知道如何得到一个ML507适用的ucf。另外好像在xilinx找的ML507参考设计的ucf和我现在这个是一样的。
请教一下这个问题如何解决??多谢!!

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GoldSunMonkey| | 2013-3-23 22:20 | 只看该作者
1. 用MIG核生成DDR3的接口

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j22718282|  楼主 | 2013-4-10 22:47 | 只看该作者
GoldSunMonkey 发表于 2013-3-23 22:20
1. 用MIG核生成DDR3的接口

不能结帖啊

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木木静| | 2013-12-19 13:43 | 只看该作者
gnr_zhao 发表于 2013-3-22 23:40
example_design是用来仿真用的,包含testbench和user接口模块
user_design是用来添加user接口debug用的
...

app*一类的时序如何控制呢?刚学习DDR3,能否给点建议?

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